JPS6315765B2 - - Google Patents
Info
- Publication number
- JPS6315765B2 JPS6315765B2 JP58015563A JP1556383A JPS6315765B2 JP S6315765 B2 JPS6315765 B2 JP S6315765B2 JP 58015563 A JP58015563 A JP 58015563A JP 1556383 A JP1556383 A JP 1556383A JP S6315765 B2 JPS6315765 B2 JP S6315765B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- inverting input
- input terminal
- capacitor
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
発明の分野
本発明は一般的にいえば、演算増幅器用のオフ
セツト電圧をゼロにする回路に関するものであ
り、より具体的には、大規模集積回路用に設計さ
れたこの種演算増幅器に関するものである。
セツト電圧をゼロにする回路に関するものであ
り、より具体的には、大規模集積回路用に設計さ
れたこの種演算増幅器に関するものである。
発明の背景
演算増幅器は動作中にオフセツト電圧Voffset
を生ずる。このオフセツト電圧は出力がほとんど
ゼロのときに反転入力と非反転入力との間に現れ
る電圧である。これは本質的には内部部品の不可
避的な不整合によるものである。オフセツト電圧
があると出力信号の電圧レベルに誤差を導入する
ことになる。この問題は、高利得、高安定、低ノ
イズおよび広帯域といつた特徴を有する高性能増
幅器にとつては特に著しい。その理由は、このオ
フセツト電圧を少くとも信号に対するのと同じ利
得で増幅され、利得が大きくなるとともにますま
す深刻な問題となるからである。
を生ずる。このオフセツト電圧は出力がほとんど
ゼロのときに反転入力と非反転入力との間に現れ
る電圧である。これは本質的には内部部品の不可
避的な不整合によるものである。オフセツト電圧
があると出力信号の電圧レベルに誤差を導入する
ことになる。この問題は、高利得、高安定、低ノ
イズおよび広帯域といつた特徴を有する高性能増
幅器にとつては特に著しい。その理由は、このオ
フセツト電圧を少くとも信号に対するのと同じ利
得で増幅され、利得が大きくなるとともにますま
す深刻な問題となるからである。
このオフセツト電圧を処理する従来の普通の方
法は、出力を反転入力に接続することによつてゼ
ロ調整位相中に周期的に増幅器をリセツトするこ
とであつた。この種の方法はたとえば、米国特許
第4306196号に述べられている。しかしながら、
この種のリセツト方法では、もしゼロ調整位相中
に出力がゼロになつた場合、これを適当な信号レ
ベルまでもどさねばならないという不便な点があ
る。こうすると増幅器のセトリング時間に悪影響
をおよぼすが、とりわけ、容量性負荷を駆動する
場合や、クロツク信号のもれが無視できないよう
な場合に著しい。
法は、出力を反転入力に接続することによつてゼ
ロ調整位相中に周期的に増幅器をリセツトするこ
とであつた。この種の方法はたとえば、米国特許
第4306196号に述べられている。しかしながら、
この種のリセツト方法では、もしゼロ調整位相中
に出力がゼロになつた場合、これを適当な信号レ
ベルまでもどさねばならないという不便な点があ
る。こうすると増幅器のセトリング時間に悪影響
をおよぼすが、とりわけ、容量性負荷を駆動する
場合や、クロツク信号のもれが無視できないよう
な場合に著しい。
動作状態に対する悪影響を最小限にとどめたオ
フセツト電圧補償方法の１つは米国特許第
3801919号や米国特許第4255715号に記載されたよ
うな回路を用いることである。これらの回路にお
いては、出力におけるDC（直流）成分を連続的に
フイルターによつてとり出し、この直流成分によ
り入力オフセツト電圧補償量を連続的に調整する
ための直流成分を用いる。このようなフイルター
を用いた方法は回路が比較的複雑になる。
フセツト電圧補償方法の１つは米国特許第
3801919号や米国特許第4255715号に記載されたよ
うな回路を用いることである。これらの回路にお
いては、出力におけるDC（直流）成分を連続的に
フイルターによつてとり出し、この直流成分によ
り入力オフセツト電圧補償量を連続的に調整する
ための直流成分を用いる。このようなフイルター
を用いた方法は回路が比較的複雑になる。
発明の概要
本発明の増幅回路は、１つのクロツク位相φ1
の間に出力がサンプリングされ、別の位相の間に
それが保持されてオフセツト電圧がゼロになるよ
うに設計される。セトリング時間はそれほど悪影
響を受けない。ゼロ調整回路は、コンデンサ切替
形式であり、帰還路は何らのフイルター機能を要
求しないものである。この形式は、比較的複雑で
なく、集積回路チツプ上においてもほとんど面積
を必要としない。
の間に出力がサンプリングされ、別の位相の間に
それが保持されてオフセツト電圧がゼロになるよ
うに設計される。セトリング時間はそれほど悪影
響を受けない。ゼロ調整回路は、コンデンサ切替
形式であり、帰還路は何らのフイルター機能を要
求しないものである。この形式は、比較的複雑で
なく、集積回路チツプ上においてもほとんど面積
を必要としない。
実施例の詳細な説明
第１図における増幅回路１０には演算増幅器１
２が含まれ、それは反転入力端子１４、非反転入
力端子１６および出力端子１８を持つ。信号は図
において入力コンデンサC1で示される入力回路
網をとおして回路１０に加えられる。入力回路網
は切替式のコンデンサを含んでいてもよい。非反
転入力端子の一方の側には、オフセツト電圧蓄積
コンデンサC2が接続されている。第１のスイツ
チS1はオフセツト電圧蓄積コンデンサC2の一方
の端子に接続されており、これにより、第１位相
すなわち有効出力位相電気パルス列φ1のパルス
φ1に応答してC2を地気電位基準電圧に接続し、
また第２位相すなわち第１のパルス列φ1とオー
バーラツプしないオフセツトゼロ調整位相電気パ
ルス列φ2のパルスφ2に応答して、C2を反転入力
端子１４に接続する。第１スイツチS1はFET（電
界効果トランジスタ）２０，２２で作られ、それ
らのゲートは、適当なパルス列発生源からのパル
ス列φ1およびφ2によつてそれぞれアドレスされ
るが、このパルス列発生源は図には示されていな
い。
２が含まれ、それは反転入力端子１４、非反転入
力端子１６および出力端子１８を持つ。信号は図
において入力コンデンサC1で示される入力回路
網をとおして回路１０に加えられる。入力回路網
は切替式のコンデンサを含んでいてもよい。非反
転入力端子の一方の側には、オフセツト電圧蓄積
コンデンサC2が接続されている。第１のスイツ
チS1はオフセツト電圧蓄積コンデンサC2の一方
の端子に接続されており、これにより、第１位相
すなわち有効出力位相電気パルス列φ1のパルス
φ1に応答してC2を地気電位基準電圧に接続し、
また第２位相すなわち第１のパルス列φ1とオー
バーラツプしないオフセツトゼロ調整位相電気パ
ルス列φ2のパルスφ2に応答して、C2を反転入力
端子１４に接続する。第１スイツチS1はFET（電
界効果トランジスタ）２０，２２で作られ、それ
らのゲートは、適当なパルス列発生源からのパル
ス列φ1およびφ2によつてそれぞれアドレスされ
るが、このパルス列発生源は図には示されていな
い。
信号保持コンデンサ−C3は一方の端子すなわ
ち出力側で出力端子１８に接続されている。信号
保持コンデンサC3の他の側すなわち入力側は第
２のスイツチS2により、第１のパルス列φ1に応
答して接地され、第２のパルス列φ2に応答して
反転入力１４に接続される。第２のスイツチS2も
また２個のFET２６，２８によつて構成されて
いるがそれらのFETには共通の節点があつてそ
れが信号保持コンデンサC3の入力側に接続され
ており、またそれらのFETのゲートはそれぞれ
パルス列φ1およびφ2によつて駆動される。
ち出力側で出力端子１８に接続されている。信号
保持コンデンサC3の他の側すなわち入力側は第
２のスイツチS2により、第１のパルス列φ1に応
答して接地され、第２のパルス列φ2に応答して
反転入力１４に接続される。第２のスイツチS2も
また２個のFET２６，２８によつて構成されて
いるがそれらのFETには共通の節点があつてそ
れが信号保持コンデンサC3の入力側に接続され
ており、またそれらのFETのゲートはそれぞれ
パルス列φ1およびφ2によつて駆動される。
第３のスイツチS3は１ケのFET３２で示され
ており、これにはクロツクもれ保償回路が含まれ
てもよいが、このFETにより、第２のパルス列
φ2に応答して非反転入力１６が接地され、第１
のパルス列φ1のφ1パルスが存在しない位相φ1に
おいてはこのスイツチは開いている。
ており、これにはクロツクもれ保償回路が含まれ
てもよいが、このFETにより、第２のパルス列
φ2に応答して非反転入力１６が接地され、第１
のパルス列φ1のφ1パルスが存在しない位相φ1に
おいてはこのスイツチは開いている。
帰還回路網３４は一方の側すなわち出力側で出
力ポート１８に接続され、他方の側すなわち入力
側で第４のスイツチの共通節点に接続されている
が、そのスイツチは２つのFET３６および３８
で構成され、それぞれパルス列φ1，φ2に応答す
るようになつている。第４のスイツチS4は第１の
パルス列φ1に応答して、φ1帰還回路網３４の入
力側を反転入力端子１４に接続し、第２のパルス
列に応答してそれを接地電位に接続する。
力ポート１８に接続され、他方の側すなわち入力
側で第４のスイツチの共通節点に接続されている
が、そのスイツチは２つのFET３６および３８
で構成され、それぞれパルス列φ1，φ2に応答す
るようになつている。第４のスイツチS4は第１の
パルス列φ1に応答して、φ1帰還回路網３４の入
力側を反転入力端子１４に接続し、第２のパルス
列に応答してそれを接地電位に接続する。
第４のスイツチS4を構成するトランジスタ３
６，３８の共通の節点は、（入力コンデンサC1で
示す）入力回路網の増幅器側に接続される。信号
保持コンデンサC3の入力側と反転入力端子１４
との間にもう１つのコンデンサC4が接続されて
いるが、それによつて、２つのパルス列φ1とφ2
とが重ならない時期においても負帰還を維持し、
クロツクのもれに対して敏感にならないようにす
る。コンデンサC4はあつたほうがよいが、本発
明を実施する際には本質的なものではない。φ2
帰還回路網は一方の側すなわち出力側で出力端子
１８に接続され、他方の側すなわち入力側で信号
保持コンデンサC3の入力側に接続されている。
φ1およびφ2両者の帰還回路については以下に述
べる。
６，３８の共通の節点は、（入力コンデンサC1で
示す）入力回路網の増幅器側に接続される。信号
保持コンデンサC3の入力側と反転入力端子１４
との間にもう１つのコンデンサC4が接続されて
いるが、それによつて、２つのパルス列φ1とφ2
とが重ならない時期においても負帰還を維持し、
クロツクのもれに対して敏感にならないようにす
る。コンデンサC4はあつたほうがよいが、本発
明を実施する際には本質的なものではない。φ2
帰還回路網は一方の側すなわち出力側で出力端子
１８に接続され、他方の側すなわち入力側で信号
保持コンデンサC3の入力側に接続されている。
φ1およびφ2両者の帰還回路については以下に述
べる。
増幅回路１０の動作を説明するには第２図およ
び第３図を参照するとわかりやすいが、この図で
は、必要以上に複雑になるのをできるだけさける
ために、位相φ1，φ2のそれぞれに対して不動作
状態にある部分は省略されている。
び第３図を参照するとわかりやすいが、この図で
は、必要以上に複雑になるのをできるだけさける
ために、位相φ1，φ2のそれぞれに対して不動作
状態にある部分は省略されている。
第２図は、φ1相すなわち有効出力状態にある
回路を示しており、入力コンデンサC1からの入
力信号に正確に対応した通常の出力信号が、出力
端子１８に現れる。出力信号レベルVoutはコン
デンサC3の両側に現れる。
回路を示しており、入力コンデンサC1からの入
力信号に正確に対応した通常の出力信号が、出力
端子１８に現れる。出力信号レベルVoutはコン
デンサC3の両側に現れる。
出力端子１８からの信号はφ1回路によつて負
帰還され、それによつてφ1相における演算増幅
器１２の伝送特性が決められる。このφ1帰還回
路網は周知であり、切替式のコンデンサを含むこ
ともあり得るが、φ1負帰還回路網の特定の特性
をここでこれ以上詳しくは説明しないことにす
る。
帰還され、それによつてφ1相における演算増幅
器１２の伝送特性が決められる。このφ1帰還回
路網は周知であり、切替式のコンデンサを含むこ
ともあり得るが、φ1負帰還回路網の特定の特性
をここでこれ以上詳しくは説明しないことにす
る。
さて、スイツチS1，S2，S3，S4がパルス列によ
つて駆動されてφ2状態になると、その結果得ら
れる回路は、第３図に示したようなものになる。
このとき、オフセツト電圧蓄積コンデンサC2は
入力端子１４，１６にまたがり接続された非反転
入力端子１６は接地される。信号保持コンデンサ
C3は接地電位から切断されて、反転入力端子１
４に接続される。この状態においては、オフセツ
ト電圧蓄積コンデンサC2の接地側は、非反転入
力端子をオフセツト電圧と同じ大きさの電圧にま
で引きもどす作用をする。信号保持コンデンサ
C3を通して負帰還がかかると、既にそのように
なつていなければ反転入力端子１４を通常の仮想
的接地電位レベルにする。
つて駆動されてφ2状態になると、その結果得ら
れる回路は、第３図に示したようなものになる。
このとき、オフセツト電圧蓄積コンデンサC2は
入力端子１４，１６にまたがり接続された非反転
入力端子１６は接地される。信号保持コンデンサ
C3は接地電位から切断されて、反転入力端子１
４に接続される。この状態においては、オフセツ
ト電圧蓄積コンデンサC2の接地側は、非反転入
力端子をオフセツト電圧と同じ大きさの電圧にま
で引きもどす作用をする。信号保持コンデンサ
C3を通して負帰還がかかると、既にそのように
なつていなければ反転入力端子１４を通常の仮想
的接地電位レベルにする。
さて、増幅器１０がφ1相すなわち有効状態に
戻ると、出力電圧は直前のφ1相の終了時の値と
本質的に同じ値で始まり、その間の差は微少な量
の電荷の影響によるものだけとなるが、その電荷
は、直前のφ2状態においてオフセツト電圧蓄積
コンデンサC2に現れたオフセツト補償電圧を調
整するために必要となつたものである。通常の状
態ではオフセツト電圧レベルは信号電圧よりもは
るかにゆつくりと変化する。したがつてあらゆる
実用的目的を考えた場合、保持された信号がこの
ような変化をうけても、入力信号電圧の増加によ
る変化と比べれば無視できる。オフセツト電圧蓄
積コンデンサC2は有効出力状態φ1のときふたた
び他方の側で接地されるので、この相のときにオ
フセツト電圧の補償を行うことになる。
戻ると、出力電圧は直前のφ1相の終了時の値と
本質的に同じ値で始まり、その間の差は微少な量
の電荷の影響によるものだけとなるが、その電荷
は、直前のφ2状態においてオフセツト電圧蓄積
コンデンサC2に現れたオフセツト補償電圧を調
整するために必要となつたものである。通常の状
態ではオフセツト電圧レベルは信号電圧よりもは
るかにゆつくりと変化する。したがつてあらゆる
実用的目的を考えた場合、保持された信号がこの
ような変化をうけても、入力信号電圧の増加によ
る変化と比べれば無視できる。オフセツト電圧蓄
積コンデンサC2は有効出力状態φ1のときふたた
び他方の側で接地されるので、この相のときにオ
フセツト電圧の補償を行うことになる。
ゼロ調整相φ2におけるφ2、帰還回路３５は増
幅器１２の初めの出力オフセツト電圧の大きさが
ある値を越えないようにするものであるが、もし
これがなければこの電圧が増幅器１２にとつてあ
まりにも大きすぎるとき、許容動作領域限界から
はみ出してしまうであろう。これは増幅器１２が
回路１０をゼロ利得状態にロツクされてしまうこ
とを防いでいる。もしロツクされてしまつたとき
は、出力端子１８にはいかなる電圧変化もあらわ
れないので、オフセツトゼロ調整動作も全く機能
しないことになる。初期出力オフセツト電圧を制
限するためには、増幅器１２の出力が、φ2帰還
回路３５の作用によつて本来のクリツプ閾値内の
ある値でクリツプされなければならない。こうい
う作用をするクリツプ回路についてはよく知られ
ているので、ここではこれ以上くわしくはふれな
いことにする。
幅器１２の初めの出力オフセツト電圧の大きさが
ある値を越えないようにするものであるが、もし
これがなければこの電圧が増幅器１２にとつてあ
まりにも大きすぎるとき、許容動作領域限界から
はみ出してしまうであろう。これは増幅器１２が
回路１０をゼロ利得状態にロツクされてしまうこ
とを防いでいる。もしロツクされてしまつたとき
は、出力端子１８にはいかなる電圧変化もあらわ
れないので、オフセツトゼロ調整動作も全く機能
しないことになる。初期出力オフセツト電圧を制
限するためには、増幅器１２の出力が、φ2帰還
回路３５の作用によつて本来のクリツプ閾値内の
ある値でクリツプされなければならない。こうい
う作用をするクリツプ回路についてはよく知られ
ているので、ここではこれ以上くわしくはふれな
いことにする。
回路１０の応用では、過大な初期オフセツト電
圧の問題が生じないような応用法もあるが、この
ときはφ2帰還回路３５を完全に省略することが
できる。オフセツト電圧は比較的ゆるやかに変化
するので、φ1帰還回路を適当に変形してφ1相の
あいだだけ非線型の負帰還をかけて、出力信号を
制限することも可能である。
圧の問題が生じないような応用法もあるが、この
ときはφ2帰還回路３５を完全に省略することが
できる。オフセツト電圧は比較的ゆるやかに変化
するので、φ1帰還回路を適当に変形してφ1相の
あいだだけ非線型の負帰還をかけて、出力信号を
制限することも可能である。
回路１０の重要な特徴としては出力１８は決し
て直接には反転入力１４に接続されないため、ゼ
ロ調整相φ1の間に本質的にゼロ出力になること
は決しておきないという点がある。この相におけ
る帰還は信号保持コンデンサC3によつてなされ
る。この帰還路には複雑な回路構成は一切必要と
ならない。さらに、増幅器１２の出力はゼロ調整
動作のときにゼロにならず、直前のφ1有効出力
状態での出力レベルに保持されているので、この
増幅器のセトリング時間は、オフセツト電圧ゼロ
調整動作が機能しているかぎりは、ほとんど影響
を受けないことになる。信号に関していえば、パ
ルス列φ1，φ2はここでは約112KHzと十分に高い
周波数であるので、あらゆる実用上の目的にてら
してみたとき、このオフセツト電圧補償動作は基
本的には連続的に実行されることになる。
て直接には反転入力１４に接続されないため、ゼ
ロ調整相φ1の間に本質的にゼロ出力になること
は決しておきないという点がある。この相におけ
る帰還は信号保持コンデンサC3によつてなされ
る。この帰還路には複雑な回路構成は一切必要と
ならない。さらに、増幅器１２の出力はゼロ調整
動作のときにゼロにならず、直前のφ1有効出力
状態での出力レベルに保持されているので、この
増幅器のセトリング時間は、オフセツト電圧ゼロ
調整動作が機能しているかぎりは、ほとんど影響
を受けないことになる。信号に関していえば、パ
ルス列φ1，φ2はここでは約112KHzと十分に高い
周波数であるので、あらゆる実用上の目的にてら
してみたとき、このオフセツト電圧補償動作は基
本的には連続的に実行されることになる。
一般的考察
スイツチS1，S2，S3，S4を駆動するのにφ1，
φ2なる２つのパルス列が必要となるにすぎない
という点は重要である。さらに、入力信号の印加
点と接地点とは相互に交換可能であるということ
も、回路１０の重要な特徴である。信号入力回路
が、回路１０におけるC1のようなコンデンサを
含まない場合は信号を周期的に接地する必要がな
く、信号は連続的になり得る。
φ2なる２つのパルス列が必要となるにすぎない
という点は重要である。さらに、入力信号の印加
点と接地点とは相互に交換可能であるということ
も、回路１０の重要な特徴である。信号入力回路
が、回路１０におけるC1のようなコンデンサを
含まない場合は信号を周期的に接地する必要がな
く、信号は連続的になり得る。
回路１０のスイツチS1，S2，S3，S4は回路の複
雑さとなめらかな動作とのかねあいを注意深く考
慮した結果、変形されるということもあり得るよ
うに意図されているが、切替式のコンデンサ回路
設計の分野で通常の技術をもつた人々にとつて
は、２つの相φ1，φ2を得る適当な接続方法を実
現するための別のスイツチの組合わせがあること
は明白であろう。スイツチS1，S2，S3，S4におけ
る様々なスイツチ動作は、他につけ加えたスイツ
チが受けもつたりまた一部を共有したりしてもよ
い。
雑さとなめらかな動作とのかねあいを注意深く考
慮した結果、変形されるということもあり得るよ
うに意図されているが、切替式のコンデンサ回路
設計の分野で通常の技術をもつた人々にとつて
は、２つの相φ1，φ2を得る適当な接続方法を実
現するための別のスイツチの組合わせがあること
は明白であろう。スイツチS1，S2，S3，S4におけ
る様々なスイツチ動作は、他につけ加えたスイツ
チが受けもつたりまた一部を共有したりしてもよ
い。
第１図は、本発明の一例として示した、コンデ
ンサ切替式増幅器の簡略化した回路構成図であ
る。第２図は第１図の回路が、φ1なる第１相、
すなわち有効出力位相状態にあるときに、能動状
態になつている部分の等価回路をかき直して示し
た回路構成図である。第３図は第１図の回路が第
２相φ2、すなわちオフセツト電圧ゼロ調整位相
状態にあるときに、能動状態になつている部分の
等価回路をかき直して示した回路構成図である。 〔主要部分の符号の説明〕 増幅回路……１
０、演算増幅器……１２、オフセツト電圧蓄積コ
ンデンサ……C2、信号保持コンデンサ……C3。
ンサ切替式増幅器の簡略化した回路構成図であ
る。第２図は第１図の回路が、φ1なる第１相、
すなわち有効出力位相状態にあるときに、能動状
態になつている部分の等価回路をかき直して示し
た回路構成図である。第３図は第１図の回路が第
２相φ2、すなわちオフセツト電圧ゼロ調整位相
状態にあるときに、能動状態になつている部分の
等価回路をかき直して示した回路構成図である。 〔主要部分の符号の説明〕 増幅回路……１
０、演算増幅器……１２、オフセツト電圧蓄積コ
ンデンサ……C2、信号保持コンデンサ……C3。
Claims (1)
- 【特許請求の範囲】 １ 反転入力端子（たとえば１４）、非反転入力
端子（たとえば１６）および出力端子（たとえば
１８）を有する演算増幅器（たとえば１２）を含
む増幅回路（たとえば１０）にして、該回路は前
記演算増幅器の電圧オフセツトを補償するための
切替コンデンサオフセツト電圧補償回路を含むも
のにおいて、一方の側が前記非反転入力端子に接
続されたオフセツト電圧蓄積コンデンサ（たとえ
ばC2）と、 前記オフセツト電圧蓄積コンデンサの他方の側
を第１の電気パルス列（たとえばφ1）に応答し
て基準電圧に接続すると共に、前記第１のパルス
列と重ならない第２の電気パルス列（たとえば
φ1）に応答して前記反転入力に接続する手段
（たとえばS1）と、 前記出力端子の第１の側すなわち出力側に接続
された信号保持コンデンサ（たとえばC3）と、 前記信号保持コンデンサの他方の側すなわち入
力側を、前記第１のパルス列に応答して前記基準
電圧に接続すると共に、前記第２のパルス列に応
答して前記反転入力に接続する手段（たとえば
S2）と、 前記第２のパルス列に応答して、前記非反転入
力端子を前記基準電位に接続すると共に、前記第
２のパルス列のパルスが存在しないときには、前
記非反転入力端子を前記基準電位から切断する手
段（たとえばS3）と、 前記反転入力端子に入力信号を与える手段（た
とえばS4）と、を有することを特徴とする演算増
幅器を有する増幅回路。 ２ 特許請求の範囲第１項に記載された回路にお
いて、前記反転入力端子と前記信号保持コンデン
サ（たとえばC3）の前記入力側に接続されたコ
ンデンサ（たとえばC4）を有することを特徴と
する演算増幅器を有する増幅回路。 ３ 特許請求の範囲第１項に記載された回路にお
いて、前記パルス列の少なくとも１つに応応し
て、前記演算増幅器の反転入力端子と出力端子と
の間に接続されて該演算増幅器の出力オフセツト
を制限する帰還回路網（たとえば３４，３５）を
含むことを特徴とする演算増幅器を有する増幅回
路。 ４ 特許請求の範囲第３項に記載された回路にお
いて、前記反転入力端子と、前記信号保持コンデ
ンサの前記入力側との間に接続されたコンデンサ
（たとえばC4）を含むことを特徴とする演算増幅
器を有する増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US346643 | 1982-02-08 | ||
| US06/346,643 US4429282A (en) | 1982-02-08 | 1982-02-08 | Offset-nulled sample-and-hold amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58142611A JPS58142611A (ja) | 1983-08-24 |
| JPS6315765B2 true JPS6315765B2 (ja) | 1988-04-06 |
Family
ID=23360365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58015563A Granted JPS58142611A (ja) | 1982-02-08 | 1983-02-03 | 演算増幅器を含む増幅回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4429282A (ja) |
| JP (1) | JPS58142611A (ja) |
| CA (1) | CA1179408A (ja) |
| DE (1) | DE3303726A1 (ja) |
| FR (1) | FR2521369A1 (ja) |
| GB (1) | GB2114841B (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3435321A1 (de) * | 1984-09-26 | 1986-04-03 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum nullpunktabgleich eines integrierten operationsverstaerkers |
| US4565971A (en) * | 1985-01-28 | 1986-01-21 | Motorola, Inc. | Parasitic insensitive auto-zeroed operational amplifier |
| US4714843A (en) * | 1985-08-30 | 1987-12-22 | Thomson Components-Mostek Corporation | Semiconductor chip power supply monitor circuit arrangement |
| US4707624A (en) * | 1986-09-10 | 1987-11-17 | National Semiconductor Corp. | Offset cancellation scheme for a differential reset stabilized latch |
| US4814721A (en) * | 1986-10-06 | 1989-03-21 | Westinghouse Electric Corp. | Signal converter |
| US5027116A (en) * | 1987-02-24 | 1991-06-25 | Micro Linear Corporation | Self-calibrating analog to digital converter |
| IT1203893B (it) * | 1987-04-14 | 1989-02-23 | Sgs Microelettronica Spa | Circuito di amplificazione ad elevata precisione con piccolo ingombro e basso consumo di potenza per circuiti integrati. |
| US4816752A (en) * | 1988-04-07 | 1989-03-28 | Snap-On Tools Corporation | Method and apparatus for low power offset correction of amplified sensor signals |
| JP2749729B2 (ja) * | 1991-08-29 | 1998-05-13 | 三菱電機株式会社 | 磁気記録再生回路 |
| US5204636A (en) * | 1992-05-05 | 1993-04-20 | Xerox Corporation | Dynamic limiting circuit for an amplifier |
| US5600322A (en) * | 1994-04-29 | 1997-02-04 | Analog Devices, Inc. | Low-voltage CMOS analog-to-digital converter |
| US5600275A (en) * | 1994-04-29 | 1997-02-04 | Analog Devices, Inc. | Low-voltage CMOS comparator with offset cancellation |
| JP3748886B2 (ja) * | 1994-04-29 | 2006-02-22 | アナログ・デバイセス・インコーポレーテッド | システム校正付き電荷再分布アナログ−デジタル変換器 |
| US5668551A (en) * | 1995-01-18 | 1997-09-16 | Analog Devices, Inc. | Power-up calibration of charge redistribution analog-to-digital converter |
| US5621409A (en) * | 1995-02-15 | 1997-04-15 | Analog Devices, Inc. | Analog-to-digital conversion with multiple charge balance conversions |
| JP3512292B2 (ja) * | 1996-01-30 | 2004-03-29 | 忠弘 大見 | 半導体装置及びこれを用いた算術演算システム、画像処理システム、音声信号処理システム、パターン認識システム、信号処理システム、並列データ処理システム、ビデオ信号処理システム |
| US5757219A (en) * | 1996-01-31 | 1998-05-26 | Analogic Corporation | Apparatus for and method of autozeroing the input of a charge-to-voltage converter |
| US5869987A (en) * | 1996-09-20 | 1999-02-09 | Lucent Technologies, Inc. | Fast response comparator |
| US6008685A (en) * | 1998-03-25 | 1999-12-28 | Mosaic Design Labs, Inc. | Solid state temperature measurement |
| US6242974B1 (en) * | 1998-03-25 | 2001-06-05 | Micrel,Inc | Self-calibrating operational amplifier |
| JP4535537B2 (ja) * | 1999-10-27 | 2010-09-01 | 東芝モバイルディスプレイ株式会社 | 負荷駆動回路および液晶表示装置 |
| US6433632B1 (en) * | 1999-06-11 | 2002-08-13 | Analog Devices, Inc. | Correlated double sampling circuit with op amp |
| DE10004996C2 (de) * | 2000-02-04 | 2002-09-26 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Selbstkalibrierung von Faltungs-Analog/Digitalwandlern |
| JP4291100B2 (ja) * | 2003-10-01 | 2009-07-08 | 日本電気株式会社 | 差動増幅回路及びそれを用いた液晶表示装置の駆動回路 |
| US7068203B2 (en) * | 2003-12-31 | 2006-06-27 | Texas Instruments Incorporated | Switched-capacitor circuits with reduced finite-gain effect |
| US7459942B2 (en) * | 2005-07-01 | 2008-12-02 | Cambridge Analog Technologies, Inc. | Sampled-data circuits using zero crossing detection |
| CN101253575B (zh) * | 2005-07-01 | 2010-11-03 | 剑桥模拟技术有限公司 | 使用零交叉检测的采样数据电路 |
| CA2614383A1 (en) * | 2005-07-07 | 2007-01-18 | Umagination Labs, L.P. | Electronic devices for luggage |
| JP5470823B2 (ja) * | 2008-12-03 | 2014-04-16 | セイコーエプソン株式会社 | 基準電圧生成回路、集積回路装置、電気光学装置、及び電子機器 |
| JP5347462B2 (ja) * | 2008-12-03 | 2013-11-20 | セイコーエプソン株式会社 | 増幅回路、基準電圧生成回路、集積回路装置、電気光学装置、及び電子機器 |
| US7898323B2 (en) * | 2009-06-05 | 2011-03-01 | Freescale Semiconductor, Inc. | Amplifying circuit with offset compensation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3801919A (en) | 1972-10-30 | 1974-04-02 | Mandrel Industries | Null loop for correcting low frequency error signals in high performance amplifiers |
| US4255715A (en) | 1979-08-27 | 1981-03-10 | Gte Laboratories Incorporated | Offset correction circuit for differential amplifiers |
| US4306196A (en) | 1980-01-14 | 1981-12-15 | Bell Telephone Laboratories, Incorporated | Operational amplifier with offset compensation |
| GB2111780A (en) * | 1981-12-17 | 1983-07-06 | Western Electric Co | Improvements in or relating to amplifier systems |
-
1982
- 1982-02-08 US US06/346,643 patent/US4429282A/en not_active Expired - Lifetime
-
1983
- 1983-01-10 CA CA000419149A patent/CA1179408A/en not_active Expired
- 1983-01-31 FR FR8301428A patent/FR2521369A1/fr active Pending
- 1983-02-03 GB GB08303002A patent/GB2114841B/en not_active Expired
- 1983-02-03 JP JP58015563A patent/JPS58142611A/ja active Granted
- 1983-02-04 DE DE19833303726 patent/DE3303726A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| FR2521369A1 (fr) | 1983-08-12 |
| GB2114841B (en) | 1985-03-13 |
| GB2114841A (en) | 1983-08-24 |
| US4429282A (en) | 1984-01-31 |
| JPS58142611A (ja) | 1983-08-24 |
| DE3303726A1 (de) | 1983-08-18 |
| CA1179408A (en) | 1984-12-11 |
| GB8303002D0 (en) | 1983-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1179408A (en) | Offset-nulled sample-and-hold amplifier | |
| US5663680A (en) | Chopper stabilized amplifier having an additional differential amplifier stage for improved noise reduction | |
| US5745002A (en) | Low voltage, switched capacitance circuit employing switched operational amplifiers with maximized voltage swing | |
| JP3485895B2 (ja) | オフセットおよびノンリニアリティを補償した増幅器およびその方法 | |
| EP0030824A1 (en) | An integrator with a switched capacitor and its use in a filter | |
| US3959733A (en) | Differential amplifier | |
| US4531106A (en) | Switched capacitor circuits | |
| EP0478297B1 (en) | Wide-band differential amplifier using GM-cancellation | |
| US6556072B1 (en) | Low distortion circuit with switched capacitors | |
| JPH11500883A (ja) | 増幅器 | |
| JPS60127805A (ja) | 歪打消増幅回路 | |
| EP0644649B1 (en) | A pulse width modulation amplifier | |
| US5909131A (en) | Low-distortion technique to bandlimit a switched-capacitor sampling circuit | |
| JPH0516206B2 (ja) | ||
| EP0836275A1 (en) | High speed switched OP-AMP for low supply voltage applications | |
| US4342001A (en) | Differential amplifier having a low-pass characteristic | |
| JPS62261217A (ja) | Ｍｏｓトランジスタ回路 | |
| US5617054A (en) | Switched capacitor voltage error compensating circuit | |
| US4306191A (en) | Initializing circuit for long-time constant electronic devices | |
| US5982234A (en) | Low noise arrangement or an amplifier | |
| US5394113A (en) | High impedance low-distortion linear amplifier | |
| JPH051646B2 (ja) | ||
| JPH04117834A (ja) | デジタル伝送回路 | |
| JPH0363848B2 (ja) | ||
| JPH0542491Y2 (ja) |