JPS63163548A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はメモリアドレス信号によってアクセスされた
メモリからデータを出力するメモリアクセス回路に関す
る。

〔従来の技術〕

第３図は従来のメモリアクセス回路を示すブロック接続
図であシ、図において、１はメモリ、２はラッチ回路、
３はデータラッチ用トリガ信号、４はメモリアドレス信
号、５はメモリデータ信号、６はラッチ後データ信号、
Ｔはアドレス発生回路、８はクロック信号である。

第４図は上記したメモリアクセス回路各部の信号のタイ
ミングチャートを示す。

次に動作について説明する。クロック信号のタイミング
に従って、アドレス発生回路Ｔから出力されたメモリア
ドレス信号４によりアドレスをアクセスされたメモリ１
は、通常時は、アクセスタイムＴＡＡ後に正常なメモリ
データ信号５を出力する。しかし、メモリアドレス信号
４が切替えられると、その信号の立上り、立下りにより
不安定なアドレスをアクセスし、メモリデータ信号５上
にグリッチを発生するので、そのグリッチを発生する期
間、ラッチ回路２でアドレス発生回路Ｔに入力されるク
ロック信号８を反転させたデータラツチ用トリガ信号３
にてラッチし、不安定な信号を取り除いて、ラッチ後デ
ータ信号６を得ている。

〔発明が解決しようとする問題点〕

従来のメモリアクセス回路は以上のように構成されてい
るので、メモリアドレス信号４の切替えによるグリッチ
をメモリデータ信号６にのせないようにするのに、ラッ
チ回路２が必要で、またラッチ後データ信号６のタイミ
ングがメモリアドレス信号４のタイミングに対して大き
くずれてしまうなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ラッチ回路を用いなくても、メモリアドレス
切替えによるグリッチがメモリデータ信号上に出力する
のを、簡単かつ確実に防止できるメモリアクセス回路を
得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るメモリアクセス回路は、メモリのアドレ
ス切替時に発生する不定アドレス信号によりアクセスし
九メモリのデータを、データゲートを設定期間閉じるこ
とによシ、外部に出力しないようにしたもので、データ
がハイインピーダンスになる前に出力ゲートを開くよう
にしたものである。

〔作用〕

この発明におけるゲート信号発生回路は、アドレス不定
時でアクセスされたメモリのデータを、このメモリのデ
ータゲートを閉じさせることにより出力停止させ、不定
時に生じたグリッチをのせたメモリデータの出力を、極
く短期間だけ阻止するように作用する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１はメモリ、Ｔはメモリ１のアドレスを発
生するアドレス発生回路、４はアドレス発生回路Ｔから
出力されるメモリアドレス信号、９はメモリ１から出力
されるメモリデータ信号、１１はメモリ１のＯＥ端子に
入力するゲートコントロール信号１Ｇを出力するゲート
コントロール回路で、クロック信号８の遅延回路１２と
、この遅延回路１２の遅延クロック信号８ａおよび上記
クロック信号８との論理積をとるアンドゲート１３とか
らなる。８はアドレス発生回路Ｔおよびアンドゲート１
３に入力する上記のクロック信号である。

第２図は第１図の回路各部における信号のタイミングチ
ャートである。

次に動作について説明する。クロック信号８に同期して
アドレス発生回路７はメモリアドレス信号４を出力する
。このメモリアドレス信号４が入力されたメモリ１は、
ＴＡＡ後に安定した内部データをメモリ１の出力ゲート
に供給する。一方、ＴＡＡ時間内において、通常、メモ
リ１はメモリアドレス信号４の切替時に、メモリアドレ
ス信号４の立上り及び立下り時間に３ｎｓ〜５　ｎｓ　
の不安定なアドレスがアクセスされ、メモリデータ信号
９上に１０ｎｓのグリッチを発生する。このグリッチの
発生タイミングはメモリ１のメモリアドレス信号４の切
替え時から決まったタイミングで発生する。メモリアド
レス信号４はクロック信号８に同期して作られているの
で、クロック信号８から遅延回路１２を持ったゲートコ
ントロール回路１１により、グリッチの発生タイミング
に合せてゲートコントロール信号１０を発生する。そし
て、このゲートコントロール信号１０により、メモリ１
の内部のデータバスゲートをグリッチの発生時間、すな
わち、アドレス切替え後の設定期間だけ閉じる。こうす
ることにより、データバスは電圧レベルがロー（ＬＯＷ
）の場合、ハイインピーダンス状態になろうと動作する
が、電圧が上昇する前にメモリ１のデータゲートが開か
れるのでローの電圧レベルが保たれ、グリッチはデータ
バス上にドライブされず、以前のデータレベルが保持さ
れる。

〔発明の効果〕 以上のように、この発明によれば、メモリアドレス信号
によりアクセスされるメモリのデータゲートを、グリッ
チ発生タイミングに合せて閉じるように構成したので、
従来から用いられていたラッチ回路が不要となり、メモ
リアドレス信号に対応した安定したメモリデータ信号が
簡単な構成でしかも安価に得られるほか、メモリアドレ
ス信号に対してメモリデータ信号が大きく遅れないよう
にできるものが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるメモリアクセス回路
を示す回路図、第２図はこのメモリアクセス回路各部の
信号のタイミングチャート、第３図は従来のメモリアク
セス回路を示す回路図、第４図は＄３図におけるメモリ
アクセス回路各部の信号のタイミングチャートである。 １はメモリ、４はメモリアドレス信号、Ｔはアドレス発
生回路、１０はゲートコントロール信号、１１はゲート
コントロール回路。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人　　三菱電機株式会社 （外２名）

Claims (2)

【特許請求の範囲】
1. （１）アドレス発生回路からのメモリアドレス信号によ
   つてメモリにアクセスしたとき、このメモリからデータ
   を出力させるメモリアクセス回路において、上記メモリ
   のアドレス切替え後の設定時間だけ上記メモリのデータ
   ゲートを閉じさせるゲートコントロール回路を設けたこ
   とを特徴とするメモリアクセス回路。
2. （２）設定時間を、メモリのアドレス切替時に不安定な
   アドレスをアクセスする時間を含む長さとすることを特
   徴とする特許請求の範囲第１項記載のメモリアクセス回
   路。