JPS5967728A - Ｃｍｏｓ集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、０Ｍ０８（相補型金属絶縁物半導体）集積
回路装置に関する。

（３ＭＯＳスタティック型ＲＡＭ（ランダム　アクセス
　メモリ）’１ＥＯＬ（エミツタ　カップルド　ロジッ
ク）回路により直接アクセスするようにし７’（ＯＭｏ
ｓ−ＥＯＬ＋コンパチブルＲＡＭが、工８Ｂ０　Ｄ工Ｇ
ＥＳＴ　ＯＦ　ＴＫＯＨＮＯＡＬ　ＰＡＰＦｉＲ８誌の
１９８２年、２月号、ｐｐ２４８〜２４９によって公矧
である。

第１図には、七〇ＫＯＬレベルの４ｐ１号’ｋＯＭ。

８レベルに変換するための基準電圧発生回路が示さｎて
いる。

この回路では、バイポーラ型トランジスタを用いている
ので、０Ｍ０Ｂ集＆回路の製造工程にバィボーラ型トラ
ンジスタの製造工程ヶ追加する必要があり、製造工程が
複雑化するという欠点かめる。また、０Ｍ０Ｂ回路とバ
イポーラ型トランジスタとが同−ＩＣチップ中に構成さ
れるため、寄生サイリスタによるラッチアップが発生し
易いという問題も生じる。

また、第２図には、上記基準電圧発生回路で形成した基
準電圧？用いて、ＥＯＬレベルの信号ｔＯＭＯＳレベル
の信号に変換するレベル変換回路が示されている。

この回路では、回路素子数が１３個と多いことの他、比
較的大きなバイアス電流ｋＨしているので消費電流が大
さいという欠点がめる。

さらに、第３図には、ＣＭＯＳレベルの信号音ＥＯＬレ
ベルの信号に変換する出力レベル変換回路が示されてい
る。

この回路では、ＣＭＯＳインバータでバイポーラ型出力
トランジスタ全駆動している。したかつて、ハイレベル
出力偏号會形成すると＠＼　ｐチャンネルＭＯ８ＦＥＴ
のドレイン、ソース間電圧かほとんど０ボルトの下で比
較的大きなベース電流を供給するために、そのチップサ
イズ音大きく設定しなければならないという欠点がある
。

’ｚ＊、ｏウレベル出力信号ヶ形成するとき、ｎチャン
ネルＭＯ８ＦＥＴがオンして上記出力トランジスタｔオ
フさせるので、−２ボルトが出力さｎる。したがって、
この出カイぎ号を受けるＥＣＬ回路の動作が遅くなって
しｌう。

この発明の目的は、製造工程上複雑化することな（ＥＯ
Ｌレベルの１Ｈ号ヶ受けて安定して動作するＯＭＯＢ集
槓回路装ｆ！ｉｋ提供することにある。

この発明の他の目的は、］１ｆＯＬレベルの信号を受け
て動作するとともに低消費電力化を図つ７ＣＭＯ８集槓
回路装置ｒ提供することにある。

この発明の更に池の目的は、以下の説明及び図面から明
らかになるであろう。

以下、この発明？実施列とともに詳細に説明する。

第４Ａ図ＶＣは、この発明が通用される０Ｍ０Ｓスタテ
イツク型ＲＡＭの１０７２図が示さｎている。

同図は、記憶容量が１６にビット、出力がｔビットの５
−ＲＡＭ集槓回路（以下、工Ｃと称する）の内部１Ｒ成
？示している。

１６にビットのメモリセルは、各々が１２８列（ロウ）
×３２行（カラム）＝４０９６ピツト（４にビット）の
記憶容Ｊｌ勿持つ４つのマトリックス（メモリアレイＭ
−ＡＲＹ　ｌ−Ｍ−ＡＲＹ　４）から構成さｎ、各マト
リックスにロウデコーダＲ−ＤＯＨの左右に２つづつに
分けて配置されている。

ロウ系のアドレス選択線（ワード１ＷＬ１〜ＷＬ１２Ｂ
、ＷＲＩ〜ＷＲ１２８）には、アドレス信号ＡＯ〜Ａ５
．Ａ１２　、Ａｌ１に基づいて得られる２５６通シのデ
コード出力毎号がロウデコーダＲ−ＤＣＲよυ送出きれ
る。

このように各マトリックスのメモリセルＭ−ＯＥＬはワ
ード祿ＷＬＩ〜ＷＬ１２８．ＷＲＬ〜ＷＲ１２８のいず
ｎか一本と、後に説明する相補データ線対Ｄｔｔ、Ｄｔ
ｔ〜Ｄ１３２．Ｄ１３２のいずれか一対とに接続さする
。

アドレス信号Ａ５．Ａ６Ｈ１４つのメモリマトリックス
のうち１つだけ？選択するために用いられる。選択され
た１つのメモリマトリックスにおいて１つのカラム全選
択するためにアドレス信号Ａ７〜Ａｌｌが用いらｎる。

メモリマトリックス選択回路ＧＳは、上記アドレス信号
Ａ５　、Ａ６に基づいて４つの組合せに解続する。

カラムデコーダ０−ＤＯＲＩ〜ｆ：！−ＤＯＲ４は、そ
ハぞれ上記アドレス信号Ａ７〜ＡＬＬに基づいて３２通
りのカラム選択用デコード出力信号を提供する。

読み出し時においてコモンデータＭＯＤＬ。

ＯＤＬは、コモンデータ綴分割ｕｏｓＦＩ！１Ｔ（Ｑｌ
、ＱＬ；・・・・・・；Ｑ、４．Ｑ、４）によって各メ
モリマトリックスごとに４分割さｆ１曹込み時において
コモン相補データ線対ＯＤＬ　、ＯＤＬは共通に結合さ
ｎる。

センスアップＳＡＩないしＳＡ４は、上記分割されるコ
モン相補データ線対ＯＤＬ、ＯＤＬに対応してそれぞれ
設けられる。

この様にコモン相補データ線対ＣＤ　Ｌ　、　ＣＤＬ會
分割し、それぞれにセンスアンプ８ＡｌないしＢＡ４Ｊ
設けたねらいは、コモン相補データ線対ＯＤＬ、０ＤＬ
（Ｄ寄生容量？分割し、メモリセルからの情報読み出し
の高速化ｋＬ￥、ｌることにある。

アドレスバッファＡＤＢ［，１４の外部アドレス信号Ａ
Ｏ−Ａ１３からそれぞｎＬ４対相補アトｖｘ信号ａＯ〜
旦１３′に作成し、デコーダ回路（Ｒ−ＤＯＲ，Ｃ−Ｄ
ＯＲ，ＧＳ）に送ｆｆ１Ｔル。

内部制御イ」号発生回路００Ｍ−ＧＳは、２つの外部制
御信号Ｃ８（チップセレクト信号）、ＷＸ（ライトイネ
ーブル信号）を受けて、０８１（。

ｒ＞　テ：ｙ　−タＩＩＪ御信号）、５ＡＯ（センスア
ンプ制御イぎ号）、ｗｅ（＊込み制御信号）、Ｄ工０（
データ人カバン７ア制御信号）等を送出する。

上記ＭＯＳスタティック型ＲＡＭの回路動作金弟４Ｂ図
のタイミング図に従って説明する。

このＭＯＳスタティック型ＲＡＭにおける全ての動作、
つ１シアドレス設定動作、読み（支）し動作、書込み動
作は一方の外部制御信号Ｏ８がロウレベルの期間のみ行
われる。この際、他方の外部制御信号ＷＥがハイレベル
ならば読み出し動作７行い、ロウレベルならば書込み動
作音おこなう。

１ず、アドレス設定動作及び読み川し動作について説明
する。

アドレス設定動作は、外部制御信号ａＳがロウレベルで
ある場合、この期間に印加されたアドレス信号に基づい
て常に行われる。逆に外部制御信号Ｃ日？ハイレベルに
しておくことによって、不確定なアドレス信号に基づく
アドレス設定動作及び読み出し動作？防止できる。

外部制御信号ａＳがロウレベルになると、ロウデコーダ
Ｒ−ＤＯＲは、この信号に同期したハイレベルの内部制
御信号ａｓｌ？ｆ″受けて動作を開始する。上記ロウデ
コーダ（兼ワードドライバ）Ｒ−ＤＯＲは８種類の相補
アドレス毎号ａＯ〜ａ５゜ａＬ２．ａＬ３に解読して１
つのワード線を選択し、これ？ハイレベルにする。

一方、４つのメモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４
のうち、いずれかｔつがメモリプレイ選択（ｍ＊ｍＬ〜
ｍ４によって選択され、選択された１つのメモリアレイ
（例えばＭ−ＡＲＹＩ）中の１つの相補データ線対（例
えばＤＬＬ、ＤＬＬ）がカラムデコーダ（列えば０−Ｄ
ＯＲＩ）に工って選択される。

この様にして１つのメモリセルの選択（１ドレス設定）
がなされる。

アドレス設定動作によって選択されたメモリセルの情報
は、分割されたコモン相補データ線対のうちの１つに送
出さ九センスアンプ（例えば５Ａｌ）で増幅さｎる。ユ この場合、４つのセンスアンプＳＡＩないしＳＡ４のう
ち、いずｎか１つがメモリアレイ選択信号ｍ１ないしｍ
４によって選択さｎ１選択さｎた１つのセンスアンプの
みがハイレベルの内部制御信号ＳＡＯ會受けている期間
動作する。

この様に、４つのセンスアンプＳＡＬ〜ＳＡ４のうち、
使用する必要のない残９３つのセンスアンプを非動作状
態とすることにより低消費電力化全図ることができる。

上記非動作状態の３つのセンス７ンプの出力は、ハイイ
ンピーダンス（フローティング）状態とされる。

センスアンプの出力信号は、データ出力バッファＤＯＢ
により増幅され、出力データＤ。ｕｔとしてＩＣ外部に
送出される。

上記データ出力バッファＤＯＢは、ハイレベルの制御出
力ＤＯＣ’（（受けている期間動作する。

次に、書込み動作について説明する。

外部側＃信号ＷＥがロウレベルになると、これに同期し
たハイレベルの制御信号ｗｅがコモン相補データ線分割
用ＭＯ８ＦＥＴ（Ｑ、１．Ｑ、１：・・・・・・：Ｑ４
　、Ｑ、４）に印加さｎ１コモン相補デ一タ組対ＣＤＬ
　、ＯＤＬが共通に結合される。

一方、テータ入カバソファＤよりは、ロウレベルの制御
信号り工０會受けている期間、ＩＣ外部からの入力デー
タ毎号Ｄｉｎ’を増１＠し、前ｎ己共通に結合さｎたコ
モン相補データ線対ＯＤＬ　、ＯＤＬに送出する。

上記コモン相補データ線対ＯＤＬ　、ＯＤＬ上の入力デ
ータ信号は、アドレス設定動作によって定めらｎたメモ
リセルＭ　−ＯＥ　Ｉ、に書き込１れる。

上記メモリセルＭ　−ＯＫ　ＴＪは、相互において同じ
構成とさｊており、特に制限されないか、同図にその代
表として詳細に示さｎているように、そのゲート、ドレ
イン間が互いに交差結線され７ｔｎチャンネル記憶ＭＯ
８ＦＦｆＴＱｍｌ　、　ｃＬｍ２と、そのドレインにそ
れぞｎ設けらｔｌ、た情報保持用抵抗Ｒ１，Ｒ２と、上
記記憶Ｍ　ＯＳ　Ｆ　Ｅｉ　Ｔ　Ｑ、ｍｌ　、　Ｑｍ２
と一対の相補データ線り、Ｄとの間にそれぞｎ設けられ
たｎチャンネル伝送ゲートＭＯＥＩＦ’ＥＴＱｍ３　、
Ｑ、ｍ４とで構成さｎている。

上記メモリセルＭ−ＯＩＬは、上記抵抗Ｒ１゜Ｒ２との
接続点に電源電圧Ｗｏｏか供給されることによって記憶
情［−保持する。

上記抵抗Ｒ１Ｒ２ば、記憶情報の保持状態におけるメモ
リセルＭ−ＯＥＬの消費電力ｒ減少させるπめ、ＦＩＪ
えば、数メグオームないし数ギガオームのような高抵抗
値にさｎる。Ｉた、上記抵抗ＲＬ、Ｒ２は、メモリセル
の占有面積上減少させるため、例えば、ＭＯ８ＦＫＴｔ
−形成する牛導体基板の表面に比較的厚い厚さのフィー
ルド絶縁膜を弁して形成された比較的高抵抗のポリシリ
コン層から構成される。

以上構成のＣＭＯＳスタティック型ＲＡＭ’ｉＪ［ｉＯ
Ｌ回路から直接アクセス出来るようにする几め、次のイ
ンターフェイス回路が内蔵される。

第５図には、ＥＯＬレベルの信号ｒ受けてＣＭＯＳレベ
ルの信号に変換する入力レベル変換回路の一実施列の回
路図が示されている。

上記外部アドレス信号、外部制御信号は、ＫＯＬレベル
の入力信号され、端子ＫＯＬ、　　工Ｎから入力さｎる
。この入力信号は、ｎチャンネルＭ０８ＦＫＴＱ１０の
ゲートに印加される。このＭＯ１３ＦＫＴＱ、１０と差
動形態にさｎｕｎチャンネルＭＯ８ＦＥＴＱ９のゲート
には、そのレベル判定の友めの基準電圧Ｖｒｅｆか印加
されている。そして、上記ＭＯ８ＦＩＩＣＴＱ、９　、
Ｑ、１０の共通ソースには、定電流源としてのｎチャン
ネルＭＯ８ＦＥＴＱ、１３が設けられている。また、上
記ＭＯ８Ｆ’ＥＴＱ９　、Ｑｌ　Ｏのそれぞれのドレイ
ンには、電流ミラー形態のｐチャンネルＭＯ８ＰＥｔＴ
Ｑ１１　。

Ｑ、１２がアクティブ負荷として設けられている。

これによシ、その利得音大きくしている。

上記差動増幅回路の出力は、ｐチャンネルＭ０８ＦＫＴ
Ｑ、１４とａチャンネＡ４０８ＦＢ’ｌ’Ｑ、１５とで
構成されたＣＭＯＳインバータによって、さらに増幅さ
ｎ、ＣＭＯＳレベルの信号ＣＭＯＢＯＵＴに変換される
。

このレベル変換さｎた信号０ＭＯ８ＯＵＴは、上記ＫＯ
Ｌレベルの信号Ｅ！ＯＬ　　ＩＮがアドレス信号ならば
、上記アドレス設定動作ＡＤＢに、制御信号ならば上記
内部制御信号発生回路００Ｍ−ＧＳにそｎぞれ伝えられ
る。

上記外部ＨＣＬ信号を判別するための基準電圧ｖｒｅｆ
は、次の回路によって構成さｎる。

この実施列では、いわゆるＩＯＫタイプの外部ＫＯＬ回
路に対して使用さｎることを前提としておシ、そのため
基準電圧Ｖｒｅｆに所定の電源電圧依存性を持たせてい
る。

直列形態にされたｐチャンネルＭＯ８ＦＫＴＱ、１とｎ
チャンネルＭＯ８ＦＫＴＱ、２とは、バイアスｗＬ流ｒ
形成する。上記ＭＯ８ＦＥＴＱ２と電流ミラー形態にさ
ｎ７ｔｎチャンネルＭＯ８ＦＩ！１ＴＱ４のドレインに
は、電流ミラー形態とさ′ｔ″したｐチャンネルＭＯ８
ＦＢ’ｒｑ、３．Ｑ、５が設けられる。

’Ｅ７ｔ、上記Ｍ　ＯＳ　Ｆ’　Ｅ　Ｔ　Ｑ、　４とと
もにｎチャンネルＭＯ８ＰＩ［ｉＴＱ、８も上記ＭＯ８
ＦＥＴＱ２に対して電流ミラー形態とさｎる。

そして、そのゲートがＮ　型ポリシリコンで構成されｙ
ｃｎチャンネルＭＯＢＦＨＴＱ６と、そのゲートがイン
ドリシックポリシリコンで構成されｘｎチャンネルＭＯ
８１１ＰＦｉＴＱ７のソースが共通化されて圧動形態に
接続さｎる。これらのＭＯＢＦＫＴＱ６　、Ｑ、７は、
そｎぞれそのゲート、ドレイン間が接続され、ダイオー
ド形態とされている。

ＪＪｅＭｏＳ　ＩＰＫＴＱ６のドレインには、上記ＭＯ
８ＦＥＴＱ５からのバイアス［流が供給される。

’Ｅ７ｊｓ　上ｉｉｄＭｏ　Ｓ　ＦＥＴ’Ｑ、６　、　
Ｑ、　７）共通化さｎたソースには、Ｍ０８７ＥＴＱ８
で形成したバイアス′ｉＷ流を流子ようにしている。上
記ＭＯ８ＦＥＴＱ７のドレインは、電源電圧端子ＶＯＯ
に接続されている。

したがって、ＭＯ８ＦＥＴＱ、６の共通化された端子か
らは、上記ＭＯ８ＦＩＩＣ’Ｉ’Ｑ、７とＭＯ８ＦＫＴ
Ｑ６とのしきい値電圧の差の電圧Ｖｒ６ｆが上記電源電
圧Ｖｏｏ　ｋ基準にして得られる。

この電圧Ｖｒｅｆ自体に電源電圧依存性を持たる７ｊメ
、上記ＭＯ８ＦＥＴＱ６　、Ｑ７に流ｎる電流を次のよ
うに設定する。

丁なわち、上記電圧Ｖｒｅｆは、次式（１）によって求
められる。

Ｖｒ、ｔ＝−（Ｖｔ、１−Ｖｔｈ”　）十Ｋ（ｖｅｅ−
（ｖｔｈ　　ｖｔｐ））　　−・”（１）ここで、Ｖｔ
１はＭＯ８ＦＥＴＱ７のしきい値電圧、ｖｔｈ＋はＭＯ
８ＦＪＣＴＱ６のしきい値電圧、Ｖｔｐ　１ｖｔｈ　ｌ
’ｊ：七１１−ｊ’ｆＬＭＯ８１１１’ｍＴＱＬ、Ｑ２
のしきい値電圧、Ｋは電流比ケ設定する定数でめり次式
（２）により表せる。

Ｋ＝（／ｊ２ｆｉ３ｆＪ８／／ｊ４／ｊｌ−耳−１）Ｘ
高ｊＴｉフｉｖ丁ｔ　　・・・・・・（２）上記βは、
−上記各ＭＯ８ＦＫＴＱＩないしＱ８のサイズ比（Ｗ／
Ｌ）である。

上式（１）ｌｃオイ−ｃ、Ｖｔｈ　＝　Ｉ　ｖｔｐ　Ｉ
でめるので、上記電源電圧依存性ｔもたせるためには、
上式（２）のに＝０．１４８になるように上記βｌ〜β
８の比會設定する。

上式（１）において、前項はシリコンバンドギャップの
約１／２に相当する０、５５ボルト程度の定電圧となり
、後項は電源電圧Ｖｅｅが−５，２ボルトのときに約０
．７７ボルトとなるので、上記基準電圧Ｖｒ６ｆは−１
，３２ボルトとなってＩＯＬレベル信号の参照延圧とし
て用いることができる。

さらに、上記電源電圧依存性を待たせるように定数に′
＋ｃ設定したとき、その温度係数か約０．５となり、上
記ＲＯＬ＋回路の持つ温度係数（０，８）とほぼ同様Ｋ
１１ｊ米るものとなる。

’Ｅ７Ｃ，第７Ｃ，は、０ＭＯ８レベルの信号を受けて
］１ｔｆＯＬレベルの毎号に変換する出力レベル変換回
路の一実施例の回路図が示されている。

この実施列では、上記第４Ａ囚におけるデータ出力バッ
ファＤＯＢの出力回路が、次の出力レベル変換回路に置
き換えられる。

ｐチャンネルＭ０８１Ｅ’ｌ’Ｑ１６とｎチャンネルＭ
Ｏ８ＦＫＴＱ１７とは、ＣＭＯＳインバータに構成し、
読み出し出力信号を受ける。このインバータの出力と電
源電圧端子ＶＯＯとの間に抵抗Ｒ３とダイオードＤとが
並列形態に設けらｎる。

そして、そのコレクタが上記電源電圧端子”００に接続
さｎ、そのベースに上記０Ｍ０Ｓインバータからの出力
信号が印加さｎたバイポーラ型トランジスタＱ２０が設
けられる。

このトランジスタＱ２０のエミッタは、データ出力端子
Ｄｏｕｔに接続され、ＩＣ外部においてＥＣＬ回路用の
電源電圧Ｖｔｔ　（−２ボルト）との間に負荷抵抗Ｒ５
が設けられる。

この回路では、その入力信号がロウレベルのとき、ｐチ
ャンネルＭＯ８ＦＥＴＱＬ６がオンしてトランジスタＱ
、２０のベースニ約ｖｏｏレヘルに供給するので、その
出力レベルは約−０，９ボルトのＫＯＬハイレベルとす
ることができる。

この実施的では、抵抗Ｒ３が設けられているので、この
抵抗Ｒ３からも上記トランジスタＱ、２０へのベース電
流を供給することができるから、その分だけｐチャンネ
ルＭＯ８ＦＥＴＱ、１６のチップサイズ會小さくできる
。

Ｉた、その入力信号が７１イレベルのとき、ｎチャンネ
ルＭＯ８ＦＥＴＱ１７がオンしてダイオードＤ七オンさ
せる。し九がって、トランジスタＱ、２０のベース電位
は、このダイオードＤｇ）順方向電圧が印加されること
になるので、その出力レベルは約−１，７ボルトのＥＯ
Ｉ、ロウレベルとすることができる。

第７図には、上記出力レベル変換回路の他の一実施例の
回路図が示さｎている。

この実施Ｆｉｔでは、上記第６図の回路におけるロウレ
ベル出力時に、ｎチャンネルＭＯ１３ＦＩＴＱＬ７に比
較的大きなｉＥ流が流ｎてしｌうのｔ防止するため、Ｍ
Ｏ８ＦＥＴＱ１７に直列形態に罵流制限用の抵抗Ｒ４が
設けられる。

さらに、出力信号をハイレベルからロウレベルに変化さ
せるとき、上記抵抗Ｒ４によってその立ち下がりが遅く
なってしｌうの會防止するため、上記抵抗Ｒ４に並列形
態にｎチャンネルＭＯ８ＦＥＴＱ、１８が設けられる。

そして、そのゲートには、上記インバータの入力信号？
遅延させる遅延回路ＤＬと、その遅延信号を反転させる
ＣＭＯＳインバータエｖｙ＜通し７ｊ信号が印加される
。

上記入力信号がロウレベルからハイレベルにに化してそ
のＥＣＬ出力ｆｏウレベルからハイレベルに変化させる
とき、上記遅延回路での遅延時間だけＭ０８ＦＫＴＱＬ
８がオンしつづけている。

したがってでＭＯ８ＦＫＴＱ、１７がオンしたときには
、両ＭＯ８ＦＫＴＱ１７　、Ｑ、１８に通じて電流が流
れるのでＦｉＯＬ出方信号の立ち下がりｒ速くするとと
もに、定常状態では、ＭＯ５ＦＥＴＱ１８がオフして抵
抗Ｒ４による電流制限が行わｎる。

この実施列において、ＷＬ光流制限抵抗Ｒ４は、上記０
Ｍ０ＳインバータのｎチャンネルＭＯ８ＦＥＴＱ、１７
とその出力ノードとの間に設けるものであってもよい。

Ｉた、上記電流制限用抵抗Ｒ４だけを設けるものであっ
てもよい。さらに、抵抗Ｒ３（ｚ省略テるものとしても
よい。

この実施例では、入力レベル変換回路がＭＯＳＦＥＴの
みで構成されており、Ｉた、出力レベル変換回路で用い
てｈるバイポーラ型トランジスタは、そのコレクタが回
路の接地電位、言い換えれば０Ｍ０Ｅ！集積回路の基板
に接続されているので、Ｎ型半導体基板をコレクタとし
、Ｐ型つェル領域？ベースとし、このＰ型つェル領域中
に形成したＮ型領域ｒエミッタとして構成できる。

丁なわち、上記バイポーラ型トランジスタは、通常のｎ
チャンネルＭＯ８ＦＥＴと同様に形成できる。したがっ
て、この実施列では、公知のＣＭＯＳ集槓回路の製造工
程だけで上記ＥＯＬ回路とコンパチブルなＣＭＯ８集積
回路装置ｒ形成できる。

ｌた、入力レベル変換回路の基準電圧Ｖｒ６ｆは、シリ
コンバンドギャップ會利用した極めて安定した定電圧上
利用しているので製造パラツー？勢に影響されない精度
の高いものとすることができる。

さらに、ＭＯ８Ｆ］１Ｉｉｌｊ：、上記インドリシック
ポリシリコンゲート勿除いて、曲のＭＯＳＦＥＴのゲー
トｈｎチャンネルＭＯ８ＦＦｔＴのソース。

ドレインの拡散工程全利用して形成できるので、新たな
製造工程を追加させる必要がない。

なお、箒［図の回路に比べて素子数が多くなっているが
、バイポーラ型トランジスタのような素子分離が不要な
ＭＯ８ＦＢ３Ｔ″′Ｃ構成さｎていることと、０ＭＯ８
集槓回路に１つだけ設けるものでよ因のでＣ！ＭＯ８集
積回路全体から見たとぎには、チップサイズ７大きくす
ることはない。

”ｇ′ｔｃ、入力レベル変換回路は、高ｙｆＵ得の差動
ＭＯ８ＦＦ３Ｔ回路とインバータとで構成されておシ、
その素子数か７個と少なくできる。この入力レベル変換
回路は、各入力端子にそれぞれ設けらｎるので、ＣＭＯ
８果槓口路全体から見たときには、そのチップサイズ７
大さくできるとともに、その低消費電力化も図ることか
できる。

この発明は、前記実施例に限定さｎない。

上記基準逆圧発生回路において、ＭＯ８ＦＥＴ６ｔイン
ドリシックポリシリコンゲートで構成し、ＭＯＢＦＢＴ
Ｑ７’？ｒ：Ｐ　　型ポリシリコンゲートで構成するも
のであってもよい。この場合にも上記同様に約０．５ボ
ルト程度の定電圧を形成することができる。

また、上記０Ｍ０Ｓスタテイツク型ＲＡＭにおいて、そ
のメモリセルは、ｐチャンネルＭＯ８ＦＫＴとｎチャン
ネルＭＯ８ＦＥＴとで構成さｎたフリップフロッグ回路
を用いるものであってもよい。また、そのメモリアレイ
の構成、周辺回路の構成は、揮々の実施形態ヶ採ること
ができるものである。さらに、この発明は、前記実施列
のようなスタティック型ＲＡＭの他、ＣＭＯＳゲートア
レイで構成さ７″Ｌ友情報処理装置等ＣＭＯ８回路ｒ用
いたものに広く適用することができる。

【図面の簡単な説明】

第１図は、従来技術の一列ｒ示す基準電圧発住回路の回
路図、 第２図は、従来技術の−ＩＭＪ’に示す人力レベル変換
回路の回路図、 第３図は、従来技術の一列盆示す出力レベル変換回路の
回路図、 第４Ａ図は、この発明か適用されるＣＭＯＳスタティッ
ク型ＲＡＭの一実施例を示すブロック図、第４Ｂ図は、
その動作音説明するためのタイミング図、 第５図は、この発明の一実施ｆｆ１Ｊｋ示す人力レベル
変換回路及びその基準電圧発生回路の回路図、第６図は
、この発明の一実施列紫示す出力レベル変換回路の回路
図、 第７図は、この発明の池の一実施しリに示す出力レベル
変換回路の回路図である。 Ｍ−ＡＲＹＩ〜Ｍ−ＡＲＹ４・・・メモリアレイ（メモ
リマトリックス）、Ｍ−ＯＩＬ・・・メモリセル、ＧＳ
・・・メモリマトリックス選択回路、０−ＤＯＲＩ〜０
−ＤＯＲ４・・・カラムデコーダ、８ＡＬ〜ＳＡ４・・
・センスアンプ、ＯＯＭ−ＧＥ・・・内部制御イぎ号発
生回路、Ｒ−ＤＯＲ・・・ロウデコーダ、ＡＤＢ・・・
アドレスバッファ、ｏ−５ｗｔ〜Ｃ−ＥＩＷ４・・・カ
ラムスイッチ。 第　　１ ゾＣξ（−。 第　　２ 第　　３ Ｅｒ 第　４ Ｔコ （ Ｈ／ぐｑ ぐ／？ＥＡｏＣＹＣＩＥン ８図 ぐｗｚ１７’ｆ　Ｃ″”ｒ（’ｌ　ｌ’　＞第　　５　
　図 第　　６　　図 第　　７　　図 １／ｅｃ（−５，２レラ 第１頁の続き ０発　明　者　高橋収 ０発　明　者　安井徳政 小平市上水本町１４５０番地株式会 社日立製作所武蔵工場内

Claims (1)

1. 【特許請求の範囲】 １、ダイオード形態のＮ　型ポリシリコンゲート（又は
   インドリシックポリシリコンゲート）のＭＯ８ＦＦ！Ｔ
   とインドリシンクポリシリコンゲート（又／−ＸＩ’　
   　型ポリシリコンゲート）のＭＯ８Ｆ］１ｆｉＴとが差
   動形態にさｎてそのしきい値電圧の差の定電圧音形成す
   るとともに、その電流比により上記足電圧がＥＯＩ、（
   又はＯＭＬ）回路における信号レベルの持つ可源剋圧依
   存性に見合つ′７ｃ’Ｕｔｌｌ！圧依存性勿もつように
   設定さ九た基準電圧発生回路と、上記基準電圧Ｖｒｅｆ
   と外部端子から入力てれるＫＯＬ（又はＯＭＩ、）レベ
   ルの入力信号と【受ける差動ＭＯ８ＦＥＴ回路と勿含み
   ＣＭＯＢイｇ号レベルに変換するレベルに候回路とｔ具
   備することｒ特徴とする０Ｍ０Ｂ集積回路装置。 ２、上記レベル変換回路２通した信号は、内蔵さｎたス
   タティック型ＲＡＭに伝えらｎるものであることｔ％徴
   とする特許請求の範囲第１項６已載のＣＭＯＳ集積回路
   装置。 ３、上記レベル変換回路全通し几信号は、内蔵されたＣ
   ＭＯＳゲートアレイによる情報処理回路に伝えられるも
   のであることを特徴とする特許請求の範囲第１項記載の
   ＣＭＯ８集積回路装置。