JPS63164357A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63164357A JPS63164357A JP61308571A JP30857186A JPS63164357A JP S63164357 A JPS63164357 A JP S63164357A JP 61308571 A JP61308571 A JP 61308571A JP 30857186 A JP30857186 A JP 30857186A JP S63164357 A JPS63164357 A JP S63164357A
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- JP
- Japan
- Prior art keywords
- layer
- polysilicon
- silicon substrate
- layers
- onto
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体装置の製造方法に関するもので、特に高
密度化を実現するＤＲＡＭ用の１トランジスタ型メモリ
セルの製造に用いられる。
密度化を実現するＤＲＡＭ用の１トランジスタ型メモリ
セルの製造に用いられる。
従来、このような分野の技術としては、Ｍ・サカモト（
Ｓａｋａｍｏｔｏ）らによる「メガビットＤＲＯＭのた
めのＢＳＥセルＪ ”１３ｕｒｉｅｄ ｓｔｏｒａｇｅ
Ｅｌｅｃｔｒｏｄｅ（ＢＳＥ） Ｃｅ１ｌ ｆｏｒ ）
ｌｅｇａｂｉｔ ＤＲＡＭ＆ ”ＩＥＤＨＴｓｃｈ、
Ｄｉｇ、 （１９８５） ｐ、ｐ ７１０に示されるも
のがあった。
Ｓａｋａｍｏｔｏ）らによる「メガビットＤＲＯＭのた
めのＢＳＥセルＪ ”１３ｕｒｉｅｄ ｓｔｏｒａｇｅ
Ｅｌｅｃｔｒｏｄｅ（ＢＳＥ） Ｃｅ１ｌ ｆｏｒ ）
ｌｅｇａｂｉｔ ＤＲＡＭ＆ ”ＩＥＤＨＴｓｃｈ、
Ｄｉｇ、 （１９８５） ｐ、ｐ ７１０に示されるも
のがあった。
この文献で提案されたＢＳＥセルの製造方法を第２図に
示す。但し、高密度化する場合に必須技術となるスイッ
チングトランジスタのＬＤＤトランジスタ化で説明する
。
示す。但し、高密度化する場合に必須技術となるスイッ
チングトランジスタのＬＤＤトランジスタ化で説明する
。
まず、Ｐ 型シリコン（Ｓｉ ）基板１上にＰ型のエピ
タキシアル層２を形成する（同図（Ａ＞図示）。そして
、キャパシタを形成する領域にトレンチ２３を堀る（同
図（Ｂ）図示）。次に、分離領域に素子分離用酸化膜（
ＳｉＯ２膜）３を形成し、キャパシタ絶縁膜４及びキャ
パシタ電極（ポリシリコン）５を形成する（同図（Ｃ）
図示）。
タキシアル層２を形成する（同図（Ａ＞図示）。そして
、キャパシタを形成する領域にトレンチ２３を堀る（同
図（Ｂ）図示）。次に、分離領域に素子分離用酸化膜（
ＳｉＯ２膜）３を形成し、キャパシタ絶縁膜４及びキャ
パシタ電極（ポリシリコン）５を形成する（同図（Ｃ）
図示）。
続いて、キャパシタ絶縁膜４の一部を選択的に除去し、
コンタクト部２７を形成し、Ｎ 拡散層８及びポリシリ
コン層２９を形成する（同図（Ｄ）図示）。
コンタクト部２７を形成し、Ｎ 拡散層８及びポリシリ
コン層２９を形成する（同図（Ｄ）図示）。
次に、キャパシタ電極５とＮ 拡散層８を接続させるた
めに選択的にパターンニングし、ポリシリコン層２９を
接続用のポリシリコン層３０とし、トランジスタ用のゲ
ート酸化膜（Ｓｉ０２膜）３１を形成する（同図（Ｅ）
図示）。
めに選択的にパターンニングし、ポリシリコン層２９を
接続用のポリシリコン層３０とし、トランジスタ用のゲ
ート酸化膜（Ｓｉ０２膜）３１を形成する（同図（Ｅ）
図示）。
以後、通常の工程に従い、ポリサイド構造のゲート電極
（ポリシリコン３２＋高融点シリサイド３３）及びサイ
ドウオール用酸化膜（ＳｉＯ２膜）３４を有するＬ Ｄ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ＞
ｔ”ランジスタを形成する（同図（Ｆ）図示）。続い
て、ＢＰＳＧ中間絶縁膜３５、第２コンタクト部３６お
よびＡ１配線層３７を形成する（同図（Ｇ）図示）。
（ポリシリコン３２＋高融点シリサイド３３）及びサイ
ドウオール用酸化膜（ＳｉＯ２膜）３４を有するＬ Ｄ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ＞
ｔ”ランジスタを形成する（同図（Ｆ）図示）。続い
て、ＢＰＳＧ中間絶縁膜３５、第２コンタクト部３６お
よびＡ１配線層３７を形成する（同図（Ｇ）図示）。
しかしながら上記の製造方法では、以下の如き欠点があ
った。すなわち、第１に、キャパシタ電極５とＮ 拡散
層８を接続させるためにコンタクト部２７の形成が必要
となる。また、接続用のポリシリコン層３０の選択的形
成が必要であり、従って工程が複雑である。第２に、コ
ンタクト部２７を選択的に形成するために第２図（Ｇ）
に記号して示した領域が必要であり、従ってセル面積を
小さくすることが難しくなる。
った。すなわち、第１に、キャパシタ電極５とＮ 拡散
層８を接続させるためにコンタクト部２７の形成が必要
となる。また、接続用のポリシリコン層３０の選択的形
成が必要であり、従って工程が複雑である。第２に、コ
ンタクト部２７を選択的に形成するために第２図（Ｇ）
に記号して示した領域が必要であり、従ってセル面積を
小さくすることが難しくなる。
そこで本発明は、工程が簡単であり、かつセル面積を小
さく抑えることのできる半導体装置の製造方法を提供す
ることを目的とする。
さく抑えることのできる半導体装置の製造方法を提供す
ることを目的とする。
本発明に係る半導体装置の製造方法は、シリコン基板に
トレンチを形成したのちシリコン基板表面およびトレン
チの内面に絶縁膜を形成し、次にトレンチ内にポリシリ
コンを埋め込み、次にトレンチに隣接するシリコン基板
表面の絶縁膜を除去したのち、シリコン基板表面および
ポリシリコンの表面にシリサイド化反応が可能な金属層
を被着形成し、次いで金属層とシリコン基板又はポリシ
リコンを反応させてシリサイド化合物層を形成したのち
、シリサイド化反応をせずに残存した金属層を除去する
ことを特徴とする。
トレンチを形成したのちシリコン基板表面およびトレン
チの内面に絶縁膜を形成し、次にトレンチ内にポリシリ
コンを埋め込み、次にトレンチに隣接するシリコン基板
表面の絶縁膜を除去したのち、シリコン基板表面および
ポリシリコンの表面にシリサイド化反応が可能な金属層
を被着形成し、次いで金属層とシリコン基板又はポリシ
リコンを反応させてシリサイド化合物層を形成したのち
、シリサイド化反応をせずに残存した金属層を除去する
ことを特徴とする。
本発明に係る半導体装置の製造方法は、以上の通りに構
成されるので、シリコン基板表面の金属層はシリコン基
板とのシリサイド化反応によりシリサイド化合物を形成
し、ポリシリコン層上の金属層はこのポリシリコンとの
シリサイド化反応によりシリサイド化合物を形成するよ
うに働き、これらの間には薄い絶縁膜があるだけなので
両方のシリサイド化合物は互いに接続されるようになる
。
成されるので、シリコン基板表面の金属層はシリコン基
板とのシリサイド化反応によりシリサイド化合物を形成
し、ポリシリコン層上の金属層はこのポリシリコンとの
シリサイド化反応によりシリサイド化合物を形成するよ
うに働き、これらの間には薄い絶縁膜があるだけなので
両方のシリサイド化合物は互いに接続されるようになる
。
以下、添付図面を参照して、本発明の一実施例を説明す
る。なお、図面の説明において同一の要素には同一の符
号を付し、重複する説明を省略する。
る。なお、図面の説明において同一の要素には同一の符
号を付し、重複する説明を省略する。
１０１９ｆｆ−３）を含有するＰ 型シリコン（結晶面
１００）基板１上に、Ｐ型のエピタキシアル層２を４
Ｘ １０１５ｒ：ｍ−３のボロン濃度で１μｍ程度の厚
さに成長させる。次に、分離領域にフィールド酸化膜３
を４０００Ａの厚さで形成し、トレンチキャパシタ部に
深さ４μｍで開口の大きざが１×１μＴｒＬ２のトレン
チ（溝）を堀る。そして、キャパシタ絶縁膜４をＳｉ
３ Ｎ４ ／８１０２−１００Ａ／１０〇への厚さで全
面に形成する。続いて、全面にリン（Ｐ）を含有するポ
リシリコン層５を形成し、リアクティブイオンエツチン
グで埋め込む（同図（Ａ）図示）。この第１図（Ａ＞は
第１図（Ｃ）に相当し、ここまでは従来方法で形成する
ことができる。
１００）基板１上に、Ｐ型のエピタキシアル層２を４
Ｘ １０１５ｒ：ｍ−３のボロン濃度で１μｍ程度の厚
さに成長させる。次に、分離領域にフィールド酸化膜３
を４０００Ａの厚さで形成し、トレンチキャパシタ部に
深さ４μｍで開口の大きざが１×１μＴｒＬ２のトレン
チ（溝）を堀る。そして、キャパシタ絶縁膜４をＳｉ
３ Ｎ４ ／８１０２−１００Ａ／１０〇への厚さで全
面に形成する。続いて、全面にリン（Ｐ）を含有するポ
リシリコン層５を形成し、リアクティブイオンエツチン
グで埋め込む（同図（Ａ）図示）。この第１図（Ａ＞は
第１図（Ｃ）に相当し、ここまでは従来方法で形成する
ことができる。
次に、トレンチキャパシタ部以外のキャパシタ絶縁膜４
を除去し、ゲート酸化膜１４を２００への厚さで、ポリ
シリコン電極６を３０００への厚さで形成し、次いでサ
イドウオール酸化膜（Ｓｉ０２膜）７を形成し、ＬＤＤ
構造のスイッチングトランジスタとする。次に、イオン
注入法でＮ＋型型数散層８らなるソース・ドレイン領域
を形成する（同図（Ｂ）図示）。
を除去し、ゲート酸化膜１４を２００への厚さで、ポリ
シリコン電極６を３０００への厚さで形成し、次いでサ
イドウオール酸化膜（Ｓｉ０２膜）７を形成し、ＬＤＤ
構造のスイッチングトランジスタとする。次に、イオン
注入法でＮ＋型型数散層８らなるソース・ドレイン領域
を形成する（同図（Ｂ）図示）。
その後、全面に金属（Ｔｉ ）層９を８００への厚さで
スパッタ法により形成する（同図（Ｃ）図示）。次に、
２ステツプ法アニールでシリコン基板１及びポリシリコ
ン層５上に選択的にシリサイド化合物層（ＴｉＳｉ２層
）１０を形成する（同図（Ｄ＞図示）。すなわち、６０
０℃でシリサイド化させ、５ｉ０２領域上の未反応Ｔｉ
を除去した後、９００ ’ＣでＴｉ Ｓｉ ２化させシ
ート抵抗を１ｑる。この場合、キャパシタ絶縁膜４上の
領域１５は２００八と非常に間隔が狭いため、これらの
間にＴｉ Ｓｉ ２層１０が残り、従ってポリシリコン
層（キャパシタ電極）５と隣接するＮ 拡散層８が接続
することになる（同図（Ｅ）図示）。
スパッタ法により形成する（同図（Ｃ）図示）。次に、
２ステツプ法アニールでシリコン基板１及びポリシリコ
ン層５上に選択的にシリサイド化合物層（ＴｉＳｉ２層
）１０を形成する（同図（Ｄ＞図示）。すなわち、６０
０℃でシリサイド化させ、５ｉ０２領域上の未反応Ｔｉ
を除去した後、９００ ’ＣでＴｉ Ｓｉ ２化させシ
ート抵抗を１ｑる。この場合、キャパシタ絶縁膜４上の
領域１５は２００八と非常に間隔が狭いため、これらの
間にＴｉ Ｓｉ ２層１０が残り、従ってポリシリコン
層（キャパシタ電極）５と隣接するＮ 拡散層８が接続
することになる（同図（Ｅ）図示）。
以後は通常のＢＰＳＧＮｌを全面に形成し、コンタクト
部１２を選択的に開孔し、配線となるＡ、１２配線層１
３を形成する（同図（「）図示）。
部１２を選択的に開孔し、配線となるＡ、１２配線層１
３を形成する（同図（「）図示）。
なお、上記実施例ではシリサイド化の例としてＴｉで説
明したが、シリサイド化合物を形成する他の金属でも同
様に適用することができる。また、シリコン基板はＰ型
のものだ【プでなく、Ｎ型のものであってもよい。
明したが、シリサイド化合物を形成する他の金属でも同
様に適用することができる。また、シリコン基板はＰ型
のものだ【プでなく、Ｎ型のものであってもよい。
以上、説明したように本発明によれば、ポリシリコンか
らなるキャパシタ電極とこれに隣接するシリコン基板を
シリサイド化反応を利用して自動的に接続させることが
できるので、工程が簡単であり、セル面積を小さくでき
る効果がある。すなわち、従来方法で必要であったコン
タクト部の形成が不要なので工程が簡単になるだけでな
く、コンタクト部領域（第２図（Ｇ）にＬで示した領域
）が不要となるのでメモリセル面積を小ざくできる。
らなるキャパシタ電極とこれに隣接するシリコン基板を
シリサイド化反応を利用して自動的に接続させることが
できるので、工程が簡単であり、セル面積を小さくでき
る効果がある。すなわち、従来方法で必要であったコン
タクト部の形成が不要なので工程が簡単になるだけでな
く、コンタクト部領域（第２図（Ｇ）にＬで示した領域
）が不要となるのでメモリセル面積を小ざくできる。
さらに、シリコン基板およびポリシリコン領域上を選択
的にシリサイド化できるので、全ての導電層の抵抗値が
小さくなり、微細化、高速化に適するという格別の利点
がある。
的にシリサイド化できるので、全ての導電層の抵抗値が
小さくなり、微細化、高速化に適するという格別の利点
がある。
第１図は本発明の一実施例の製造工程を示す断面図、第
２図は従来例の製造工程を示す断面図である。 １・・・Ｐ 型シリコン基板、２・・・Ｐ型シリコンエ
ピタキシアル層、４・・・キャパシタ絶縁膜、５・・・
キャパシタ電極（ポリシリコン）、６・・・ゲート電極
（ポリシリコン）、７・・・サイドウオール酸化膜（Ｓ
ｉ ０２膜）、８・・・Ｎ 拡散層、９・・・金属層（
Ｔｉ層）、１０・・・シリサイド化合物層（ＴｉＳ１２
層）。
２図は従来例の製造工程を示す断面図である。 １・・・Ｐ 型シリコン基板、２・・・Ｐ型シリコンエ
ピタキシアル層、４・・・キャパシタ絶縁膜、５・・・
キャパシタ電極（ポリシリコン）、６・・・ゲート電極
（ポリシリコン）、７・・・サイドウオール酸化膜（Ｓ
ｉ ０２膜）、８・・・Ｎ 拡散層、９・・・金属層（
Ｔｉ層）、１０・・・シリサイド化合物層（ＴｉＳ１２
層）。
Claims (1)
- 【特許請求の範囲】 シリコン基板にトレンチを形成する第１の工程と、 前記シリコン基板の表面および前記トレンチの内面に絶
縁膜を形成する第２の工程と、 前記トレンチ内にポリシリコンを埋め込む第３の工程と
、 前記トレンチに隣接する前記シリコン基板の表面の前記
絶縁膜を除去する第４の工程と、 前記シリコン基板の表面およびポリシリコンの表面に、
シリサイド化反応が可能な金属層を被着形成する第５の
工程と、 前記金属層と前記シリコン基板又はポリシリコンを反応
させてシリサイド化合物層を形成する第６の工程と、 前記シリサイド化反応をせずに残存した前記金属層を除
去する第７の工程と を備える半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61308571A JPS63164357A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61308571A JPS63164357A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164357A true JPS63164357A (ja) | 1988-07-07 |
Family
ID=17982625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61308571A Pending JPS63164357A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164357A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179566A (ja) * | 1987-01-21 | 1988-07-23 | Nec Corp | 半導体記憶装置の製造方法 |
| EP0715350A3 (en) * | 1994-11-30 | 1998-02-18 | Kabushiki Kaisha Toshiba | Method of forming a shallow trench, for isolating adjacent deep trenches, using a silicidation step |
| KR101107378B1 (ko) * | 2004-01-16 | 2012-01-19 | 소니 주식회사 | 반도체 메모리 디바이스, 반도체 디바이스 및 이들의 제조방법 |
-
1986
- 1986-12-26 JP JP61308571A patent/JPS63164357A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179566A (ja) * | 1987-01-21 | 1988-07-23 | Nec Corp | 半導体記憶装置の製造方法 |
| EP0715350A3 (en) * | 1994-11-30 | 1998-02-18 | Kabushiki Kaisha Toshiba | Method of forming a shallow trench, for isolating adjacent deep trenches, using a silicidation step |
| US5895255A (en) * | 1994-11-30 | 1999-04-20 | Kabushiki Kaisha Toshiba | Shallow trench isolation formation with deep trench cap |
| KR101107378B1 (ko) * | 2004-01-16 | 2012-01-19 | 소니 주식회사 | 반도체 메모리 디바이스, 반도체 디바이스 및 이들의 제조방법 |
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