JPS6316496A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関する。

〔従来の技術〕

従来、この種の半導体記憶装置は、単に指定されたアド
レスに与えられたデータを記憶する機能と指定されたア
ドレスの記憶データを出力する機能しか有しないものが
知られている。

〔発明が解決しようとする問題点〕

上述した従来の半導体記憶装置は、単にデータを記憶す
る機能しかないため、記憶装置を制御する演算処理装置
が、記憶領域の割当て、開放の処理を行っている。特に
記憶装置が変数データ用に割当てられている時、演算処
理装置の記憶領域割当て、開放及び変数データアクセス
の処理は極めて頻繁に行われるため演算処理装置の仕事
は記憶領域管理のため煩雑になるという欠点かあった。

〔問題点を解決するだめの手段〕

本発明の半導体記憶装置は、任意データを記憶するデー
タ記憶部と前記任意データの属性を示す符号データを記
憶する符号記憶部とからなる主記憶回路と、データ入出
゛力端子に加えられるデータと前記データ記憶部のデー
タとを比較するデータ比較回路と、前記入出力端子に加
えられる符号データと前記符号記憶部のデータとを比較
する符号比較回路と、前記符号比較回路の出力によって
アドレス生成を停止する、前記主記憶回路のアドレスを
指定するアドレス生成回路と、前記アドレス生成回路の
内容及び前記主記憶回路に記憶された任意データと符号
データをアドレス毎に取出して保管するデータラッチ回
路の内容とをそれぞれ消去するクリア回路とを含むもの
である。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図である。

この実施例は、任意データを記憶するデータ記憶部６−
１と前記任意データの属性を示す符号データを記憶する
符号記憶部６−２とからなる主記憶回路と、データ入出
力端子ＤＡＴＡに加えられるデータと前記データ記憶部
６−１のデータとを比較するデータ比較回路３と、前記
入出力端子ＤＡＴＡ　Ｋ加えられる符号データと前記符
号記憶部６−２のデータとを比較する符号比較回路４と
前記符号比較回路４の出力によってアドレス生成を停止
する、前記主記憶回ｗ１１６のアドレスを指定するアド
レス生成回路７と、前記アドレス生成回路７及び前記主
記憶回路６に記憶された任意データと符号データをアド
レス毎に取出して保管するデータラッチ回路５の内容を
消去するクリア回路９とを含むものである。

データラッチ回路工はデータ入出力端子ＤＡＴＡ上のデ
ータをデータ書込み端子］）Ｗ上の蓑込み有効信号を受
けてラッチする。符号レジスタ２はデータ入出力端子Ｄ
ＡＴＡの符号データをデータ書込み端子ＤＷ上の書込み
有効信号を受けてラッチする。データ比較回路３はデー
タラッチ回路１の内容とデータラッチ回路５の任意デー
タとを比較し一致すれは符号比較回路４に一致信号を供
給する。符号比較回路４は符号レジスタ２の内容とデー
タラッチ回路５の符号データとを比較し一致していれば
アドレス生成回路７に停止信号を供給する回路であるが
、データ検索時にはデータ比較回路３からの一致信号を
受けたときにのみ前述の停止信号を発生する。データラ
ッチ回路５は、データ入出力端子ＤＡ、ＴＡ上の任意デ
ータ及び符号データをデータ書込み端子ＤＷ上の誉込み
有効信号を受けてラッチし、主記憶回ｗ！６への曹込み
用レジスタとして働くほか、主記憶回路６内の指定され
たアドレスの情報をデータ読出し端子ＤＲ上のデータ読
出し有効信号を受けてラッチしデータ入出力端子ＤＡＴ
Ａへ供給する。

アドレス生成回路７は素子選択端子Ｃ８又はカスケード
入力端子ＣＩ上の信号が有効となると、最下位アドレス
（０）から順次最上位アドレス（ＩＩ）へ向ってアドレ
スを生成し、力２ムデコーダ８へ供給する。

次に、この実施例の動作について説明する。

第２図は、本発明の半導体記憶装置の使用時の接続を示
すブロック図である。

この実施例はデータの記憶、耽出し、検索及び消去の４
つのモードを有している。これらのモードの選択は符号
レジスタ２に２ビツトの情報を書込むことで行われる。

符号レジスタ２には符号データ及びモード選択情報が含
まれる。又符号レジスタ２への符号データの査込みは素
子選択端子Ｃ８上の信号に関係なく行われる。

次に、前述の各モードにおける動作説明を行う。

（１）　　データ書込みモード 演算処理装置Ａからデータ入出力端子ＤＡＴＡを経由し
て符号レジスタ２へ所定の符号データ及びモード選択情
報を書込む。データ入出力端子ＤＡＴＡはにビットのバ
スで構成されてお９符号レジスタ２のビット長はにビッ
ト以下のノビットとする。

演算処理装置Ａは素子選択端子Ｃ８上の信号を有効にす
ることにより半導体記憶装置〜Ｉｆ、〜Ｍｊのうち１つ
を使用可能状態にする。ここで半導体記憶装置Ｍ１が選
択され、使用可能になったものとする。

アドレス生成回路７は主記憶回路６内の空き番地を調べ
その最下位アドレスを生成する。符号記憶部６−２には
、空き番地であるかどうかを示すデータが判定用ビット
として含まれているとする。

前述のように素子選択端子Ｃ８上の信号が有効となると
、アドレス生成回路７は最下位アドレス（０）を生成す
る。最下位アドレス（０）の記憶内容をデータラッチ回
路５にラッチする。符号レジスタ２の符号データとデー
タラッチ回路５にラッチされている判定用ビットを符号
比較回路４で比較する。一致していれば空き番地である
からアドレス生成口１ｌｌｅ１７は倉しいアドレス生成
を停止する。一致していなければアドレス生成回路７は
次のアドレスを生成する。このようにして空き番地を探
すのである。空き番地がない場合はカスケード出力端子
ＣＯへ信号を送る。

いま、半導体記憶装置Ｍ１に空き番地があったとする。

主記憶回路６はデータ長（ｋ＋Ａ）ビット、語長ｎワー
ド構成とする。演算処理装置人はデータ入出力端子ＤＡ
ＴＡへデータを与えが与えられるとデータ入出力端子Ｄ
ＡＴＡ上の、演算処理装［Ａよシ与えられているデータ
及び符号レジスタ２に保持されている符号データのみを
取込む。データラッチ回路５に堰シ込まれたデータ及び
符号データは主記憶回ｗ＆６のアドレス生成回路７によ
シ指定されたアドレスに書込まれ保持される。データ及
び符号データが主記憶回路６へ転送されるとアドレス生
成回路７は次の空き番地の最下位アドレスを生成する。

空き番地は必ずしも連続である必要はない。演算処理装
置Ａは次からはデータのみデータ入出力端子ＤＡＴＡに
与えデータ書込み端子ＤＷに有効信号を送ることでデー
タを属性符号性で書込むことができる。又アドレス生成
回路７は主記憶回路６に空き番地がない事を確認すると
カスケード出力端子ＣＯＫ有効信号を設定する。

カスケード出力端子ＣＯは次の半導体記憶装置Ｍ２のカ
スケード出力端子ＣＩに接続されている。記憶装置ｌｔ
Ｍｚ　ｌはそのカスケード入力端子ＣＩに記憶装置Ｍ１
のカスケード出力端子ＣＯからの有効信号を受けとると
、演算処理装［Ａから与えられる次のデータから上述の
ような書込み動作を記憶装置Ｍ１に代って行う。

（２）　　データ読出しモード 符号レジスタ２に指定する符号データ及びモ　・−ド選
択情報を書込む。素子選択端子Ｃ８に有効信号が演算処
理装［Ａから与えられるとアドレス生成回路７は符号レ
ジスタ２に保持されている符号データと同一の符号を持
ったデータを主記憶回路６内から探し出しその中から最
下位に位置しているデータのアドレスを生成する。

演算処理装［Ａからデータ読出し端子ＤＲに有効信号が
与えられると、アドレス生成回路７で指定されたアドレ
スのデータがデータラッチ回ｗｈ５を経由してデータ入
出力端子ＤＡＴＡに転送される。この後アドレス生成口
ｗ！７は次の符号レジスタ２内符号データと同一の符号
をもったデータのアドレスを生成する。又アドレス生成
回路７は主記憶回路６内に符号レジスタ２内符号データ
と−」−の符号を持ったデータを全くもしくはよシ上位
のアドレスに見つけられない場合はカスケード出力端子
ＣＯに有効信号を送ることで次の記憶素子にデータの読
出し制御を移す。

（３）　　データ検索モード 符号レジスタ２に指定する符号データ及びモード選択情
報を書込む。アドレス生成回路７は素子選択端子Ｃ８に
有効信号が演算処理装置Ａから与えられたら符号レジス
タ２の符号データと同一の符号つまシ同−楓性をもった
データのうち主記憶回路６内の最下位アドレスを生成す
る。データ入出力端子ＤＡＴＡに演算処理装置Ａからデ
ータが与えられデータ書込み端子ＤＷに演算処理装［Ａ
から有効信号が送られてくると、データラッチ回路１は
データ入出力端子ＤＡＴＡ上のデータを取込む。又デー
タラッチ回路５はアドレス生成口ｗＩ！！７により指定
されたアドレスのデータを取込む。データ比較回路３は
データラッチ回ｗｒｌ内データ及びデータラッチ１ｇ回
路５内データを比較し、一致もしくは不一致情報を符号
比較回路を経由してメモリ内データ端子ＤＭ及びアドレ
ス生成回Ｍ７に与える。

アドレス生成回路７はデータ比較回ｗ？！３よシブ−タ
一致情報を得ればただちに処理を中断するが、情報が不
一致のものであれば次のＮ−属性をもったデータのアド
レスを生成し比較動作をくりかえす。又アドレス生成回
路７は主記憶回％６を検索し一致するデータがなけれは
カスケード出力端子ＣＯに有効信号を出力し次の記憶装
置にデータの検索動作のトリガーを与える。

次の記憶装置はカスケード入力端子ＣＩに有効信号を受
けると検索動作を開始し、一致すればメモリ内データ端
子ＤＭに有効信号を与え、一致するものがなければカス
ケード出力抱子ＣＯに有効信号を与える。

（４）データ消去モード 符号レジスタ２に指定する符号データ及びモード選択情
報を書込む。素子選択端子Ｃ８Ｋ有効信号が演算処理装
置から与えられるとアドレス生成回路７は符号レジスタ
２内の符号データと四−の符号をもったデータを主記憶
回路６内で検索しそのうち最下位のデータのアドレスを
生成する。演算処理装ＫＡ、ａからクリア端子ＣＲに有
効信号が与えられるとクリア回路９はアドレス生成回路
７で指定されたデータを消去し空き帯地として開放する
。又アドレス生成回路７はクリア回路９から消去終了信
号を受けると次の［ムコ−属性をもったつまり同一符号
データをもったデータのアドレスを生成する。主記憶回
路６での消去が完了すればアドレス生成回路７はカスケ
ード出力端子ＣＯに有効信号を与え次の記憶装置に制御
を移す。

符号比較回路４は常に符号レジスタ２内の符号データと
主記憶回ｍ６に保持されているデータの符号データとを
比較し結果をアドレス生成回路に与える。制御回＠１０
は素子選択端子Ｃ８の有効信号を受は記憶装置を使用可
能状態へ移す。

〔発明の効果〕

以上説明したように本発明は、保持データに属性を示す
符号データを付加しこの符号データによシアドレスが生
成されるためあるまとまったデータ毎に記憶素子を割当
ているのと同じ処理が行える。このため演算処理装置が
行う、変数データのための領域確保、開放、再満成、デ
ータの書込み、読込み等の処理が複雑なアドレス管理を
しなくても良いため極めて簡略化できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の使用時の接続を示すブロック図である。 １・・・・・・データラッチ回路、２・・・・・・符号
レジスタ、３・・・・・・データ比較回路、４・・・・
・・符号比較回路、５・・・・・・データラッチ回路、
６・・・・・・主記憶回路、６−１・・・・・・データ
記憶部、６−２・・・・・・符号記憶部、７・・・・・
・アドレス生成１ｇ路、８・・・・・・カラムデコーダ
、９・・・・・・クリア回路、１０・・・・・・制御回
路、Ａ・・・・・・演算処理装置、ＣＩ・・・・・・カ
スケード入力端子、ＣＯ・・・・・・カスケード出力端
子、ＣＲ・・・・・・クリア端子、Ｃ８・・・・・・素
子選択端子、ＤＡＴＡ・・・・・・データ入出力端子、
ＤＭ・・・・・・メモリ内データ端子、Ｄ几・・・・・
・データ読出し端子、ＤＷ・・・・・・データ書込み端
子、Ｍ１〜Ｍｊ・・・・・・半導体記憶装置。 −゛　　１゜

Claims (1)

【特許請求の範囲】
1. 　任意データを記憶するデータ記憶部と前記任意データ
   の属性を示す符号データを記憶する符号記憶部とからな
   る主記憶回路と、データ入出力端子に加えられるデータ
   と前記データ記憶部のデータとを比較するデータ比較回
   路と、前記入出力端子に加えられる符号データと前記符
   号記憶部のデータとを比較する符号比較回路と、前記符
   号比較回路の出力によってアドレス生成を停止する、前
   記主記憶回路のアドレスを指定するアドレス生成回路と
   、前記アドレス生成回路の内容及び前記主記憶回路に記
   憶された任意データと符号データをアドレス毎に取出し
   て保管するデータラッチ回路の内容とをそれぞれ消去す
   るクリア回路とを含むことを特徴とする半導体記憶装置
   。