JPS60150148A - ２レベル変換バツフアを用いた仮想アドレスマツピング - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、仮想アトルスー実アＦレスマツピングを用い
たメモリ監理システムに係り、特に、従来の主メモリ変
換レベルに加えて、２レヘル変換バツフアを用いた仮想
マツピングに係る。

従来の技術 典型的な仮想メモリ監理システムにおいては、変換され
るべき仮想アドレスが２つの部分に分割される。第１の
部分は、変換されずに、実アドレスの最下位部分として
使用される。第２の部分は、実アドレスを保持したメモ
リに記憶されたルック・アップテーブルをアクセスする
のに使用される。

この第２の部分は、典型的に３つの小部分に分りられる
。第１の小部分は、第２の小部分によってアドレスされ
た多数のルック・アンプテーブルの１つを選択するのに
用いられ、それに対応する第２のルック・アンプテーブ
ルが第３の小部分によってアドレスされる。大きな仮想
メモリ空間を小さな実メモリ空間へとマツピングしてい
るルック・アンプテーブルは大型のものであるから、メ
モリに保持しなければならない。変ｔａには更に２回メ
モリが参照され、従って実際のアドレスを得るためには
、３回メモリを参照することが必要となる。

この時間のかかる変換レベルをなくするために、２レベ
ルの変換が行われている。この第２レベルの変換は、グ
イナミソク・ルック・アサイドテーブルと称する変換バ
ッファを用いて実施される。

この変換バッファは、多数の２部分入力を保持するもの
で、各入力は第１部分として仮想アドレスを有しそして
第２部分としてそれに対応する実アドレスを有している
。この変換バッファは、ハードウェアのレジスタによっ
て形成されるので、変換バッファにおいて仮想アドレス
がみつかった場合、メモリを参照せずにただちに実アド
レスが得られる。当然、変換バッファに仮想アドレスが
みつからない場合には、システムが第ルベルの変換に復
帰し、それに対応して３回のメモリ参照がなされるンこ
のようにして仮想アドレスが変換されると、２め仮想ア
ドレスとそれに対応する実アドレスが、後で参照するた
めに、変換バッファに鵞 人力される。

大型のプロセッサ、例えば、Ｉ　８Ｍ３７０の場合には
、大量の変換バッファを設けることができ、従って低速
の第１変換レベルが必要とされる場合が限定される。集
積回路で実施される小型のプロセッサの場合には、大型
の変換バッファを使用できない。というのは、このよう
なバッファは広い領域を必要とし、他の要素を設ける余
裕がなくなっζしまうからである。この場合、小型の変
換バッファが使用される。小型の変換バッファを使用し
、従って入力数が非常に少ない場合には、変換バッファ
で仮想アドレスが見つからない回数が増大する。従っ“
ζ、低速の第ルベル変換がしばしば必要となり、システ
ムの作動が低速化し、性能に影響を及ばず。

発明の構成 これら及び他の問題は、本発明により、性能を改善する
ように、２レベル変換バツフアを有する小型プロセッサ
を提供することによって解消される。これは、命令実行
サブシステムに対する小数入力用の第１変換バツフアと
、別のサブシステムに対する、非常に多数の入力を含む
第２変換バツフアとを用いることによって達成される。

更に、本発明によれば、仮想メモリを用いたプロ七′ソ
ササブシステムを含むコンピュータシステムにおいて、
アドレス変換手段が、選択された仮想′ｒドレスを実ア
ドレスに変換する第１変換バッファ手段を備え、この第
１手段はプロセッササブシステム内に配置されそして第
１の所定数の仮想／実アドレス入力を有し、更に、アド
レス変換手段は、上記第１の変換バッファ手段で一致が
得られない際に上記の選択された仮想アドレスを実アド
レスに変換する第２の変換バッファ手段を備え、この第
２手段はプロセラザサブシステムとは離れたところに配
置され１．上記第１の所定数より大きな第２の所定数の
仮想／実アドレス人力を有し、そして更に、アドレス変
換手段は、第２の変換バッファ手段で一致が得られない
時に上記選択された仮想アドレスをメモリに記憶された
テーブルから実アドレスに変換する手段を備えているよ
うなコンピュータシステムが提供される。

実施例 □　第１図は、本発明のメモリマツプシステムの機ｆｉ
ｌ　７’ロック図である。このシステムは、マイクロプ
ロセッササブシステムｌＯと、バンクアップ変換バッフ
ァ（ＢＴＢ）サブシステム６０と、主メモリサブシステ
ム７０とを備えζいる。添付図面には、アドレス変換に
関連したマイクロプロセッササブシステムｌＯの部分し
か示していない。というのは、仮想アドレス変換を用い
たマイクロプロセッサの他の全ての部分は公知だからで
ある。

好ましい実施例では、マイクロプロセッササブシステム
ｌＯ及びＢ　Ｔ　Ｂサブシステム６０は別々の集積回路
とし”で実施されている。

マイクロプロセッササブシステムｌＯは、一般のアドレ
ス計算回路２０を備えており、この回路は、添付図面で
は、成る所定の命令に対して実アドレスに変□換さるべ
き仮想アドレスを形成するために典型的なマイクロプロ
セッサに必要とされる全ての種々の回路を包含するもの
として使用する。

ごのように４算された仮想アドレスは、次いで、ライン
２２を経て仮想アドレスレジスタ３０に送られる。仮想
ア１−レスレジスク３０の第１部分３０Δ−−一−−ご
れは所定数の下位アドレスヒ・ノ［に対応する一−−−
−−−は、ライン３２を経て実アドレスレジスタ５０の
対応する第１部分５０Ａへ直結され、これは実メモリの
所与のページフレーム内のア１°レスを定める実アドレ
ス上・ノドとして使用される。仮想アＩＸレスレジスタ
３０の第２部分３０Ｉ３はライン３４を経て小型の変換
）＼・ノファ（ミニＴｌ３）４０へ接続される。ミニＴ
’Ｂ４０につい°ζは、第２図を参照して以下で詳細に
述べる。

ここでは、仮想アドレス部分３０Ｂが、ミニ′（Ｂ４０
の１部分であるルック・アップテーブル内の１つ以上の
人力と比較される。

ミニＴ　Ｂ　４０において一致がめつかった場合には、
この一致した仮想アドレス入力に対応する実アドレスが
ライン４２を経て実アドレスレジスタ５０の第２部分５
０Ｂにロードされ、ページフレーム番号を定める実アド
レスビットとして使用される。次いで、実アドレスレジ
スタ５０は、全実アドレスを実アドレスバス５２にロー
ドする。このレベルの変換は、仮想アドレスがレジスタ
３０にロードされたサイクルの終りに行われる。この変
換は局部的なレジスタのアクセスしか含まないので、サ
イクルが終了する前に完了する。

ミニＴ　Ｂ４０において一致がみつからない場合には、
非一致信号４４が発生され、ライン４６を経て送られる
実アドレスの第２部分３０Ｂと共にハックアップ変換バ
ッファ６２へ送られる。

ＢＴＢ６２ばミニＴＢ４０と同様であり、その相違は人
力数が非常に多いことだけであり、即ちＶＡＸ−１１／
７８０又は１８Ｍ３７０コンピユータの変換バッファを
使用できることである。仮想アドレス部分３０Ｂは、こ
こで、ＢＴＢ６２の１部分である１つ以上の入力と比較
される。一致がみつかった場合には、一致した仮想アド
レス入力に対応する実アドレスがライン４８を経てミニ
ＴＢ４０に送り返され、変換されつつある実アドレスと
共に、ミニＴＢ４０の所定の入力の上に重ね書き（オー
バーライド）される。ミニＴＢ４０は、この目的のため
に、ミニＴＢロード可能化信号５６を発生する。充填ま
たは変換アルゴリズムについては以下で述べる。次いで
、ミニ′Ｉ″Ｂレベルの変換が再び試みられ、ミニＴＢ
により実アドレスレジスタ５０の対応部分に実アドレス
がロードされる。Ｂ　′ＶＢレベルの変換は、別のザブ
システム、即ち集積回路で実施する場合にはオフチップ
のザブシステムのレジスタのアクセスを含むので、同し
サイクル内で変換作動が完了せず、１つの余計なサイク
ルを必要とする。

Ｂ　Ｔ　Ｂにおいて一致がみつからない場合には、Ｂ　
ＴＢ　６２がＢＴＢ非一致信号６４を発生してこれをＢ
　Ｔ　Ｂ非一致シーケンサ５４へ送る。このＢ　Ｔ　Ｂ
非一致シーケンサ５４は、この信号と、主メモリ７２に
記憶されたテーブルとを用いて、一般の変換を行う。こ
のシーケンサは、良く知られた所要の標準マイクロブロ
セラザ回路及び／又はマイクロコードを含んでいる。変
換が行われると。

実アドレスがメモリ７２からライン６８及び４Ｂに出力
され、これはＢＴＢ６２およびミニ′ｒＢ４０によって
アクセスされる；又、シーケンサ５４は、ミニ１゛Ｂロ
ード可能化信号５６′及びＢＴＢＯ−ド可能化信号５Ｂ
を発生し、ライン６Ｂ及び４８上の実アドレス並びにラ
イン４６及び３４上の仮想アドレスを、各々、ＢＴＢ６
２及びミニＴＢ　４０の対応レジスタヘロードする。次
いで、ミニＴＢレベルの変換が再び試みられ、ミニＴＢ
によって実アドレスレジスタ５０の対応部分に実アドレ
スがロードされる。

この主メモリレベルの変換には２回のメモリアクセスが
含まれるので、ミニＴＢ及びＢ　Ｔ　Ｂの非一致信号を
発生するのに必要な２つのサイクルと、２回のメモリ参
照に対応するサイクル数との和に対応する時間で変換が
完了する。

このような構成の利点は、はとんどの場合実アドレスが
ミー二′ｆ”Ｂから非常に短時間で得られ、一方、それ
以外のほとんどの場合はそれをわずかに上回るだＬｊの
時間−でＢＴＢから実アドレスが得られることである。

シーケンサおよび主メモリのテーブルを用いて実アドレ
スを計算しなければならないのはほんのわずかな場合だ
けである。この構成では、小型のミ□ニＴＩ３がオンチ
ップ領域にある場合、その速度は、はぼ、Ｂ　′ｒ　Ｂ
にザイスが対応する変換バッファの速度となる。

さて、第２図には、ミニ］”　Ｂ　４０の詳細なブロッ
ク図が示されている。ミニＴＢは４個の記憶レジスタｌ
　、００〜ｘｏｓ４備えている。各記憶レジスタは２つ
の部分を有している。第１の部分Ａは仮想アドレスを記
憶し、第２の部分Ｂばそれに対応ず、る実アドレスを記
憶する。アドレス計算器２０で計算された仮想アドレス
は、ライン３４を経て送られ、次いで、比較器１１０〜
１１３により仮想アドレス人力１００Ａ〜１０３Ａと比
較される。各比較器１１０〜１１３は、一致がみつかっ
た場合、対応信号１２０〜１２３を発生ずる。

ミニＴＢ’？一致がみつかった場合には、比較器の信号
１２．０〜１２’３の対応する１つによりそれに対応す
るハス駆動装置１３０〜１３３が作動可能にされ、一致
した仮想アドレスに対応する実アドレス部分Ｂを実アド
レスバス４２にロードする。

比較器の信号１２０〜１２３は、ノアゲート１４０へ送
られ、非一致信号４４が発生される。

この信号は、一致がみつからない時にＢ　′ｒ　Ｂ　６
２に対して探索を開始するのに使用される。

ミニＴＢで一致がみつからない場合、Ｂ　’ｒ　Ｂ６２
又は主メモリのテーブルのいずれかにおいて仮想アドレ
スが変換されると、ライン４８に現われる実アドレス及
びライン３４に現われる仮想ア□ドレスが記憶レジスタ
１００〜１０３の適当な１つに書き込まれる。レジスタ
ロード信号１５１〜１５＋！はレジスタ１００〜１０３
のロード作動を１つは、取り替え選択回路１５０により
仮想アドレスの２つの最下位ビットの関数としてセット
され、この場合、ミニＴＢロード苛能化信号５６又は５
６′によって作動可能にされる。

以上に本発明の詳細な説明し泥。当業者には、幾つかの
変更が明らかであろう。例えば、良く知らたように、直
接マツプ式のルック・アップ／取り替え手段に代って、
設定連想手段又は完全連想手段を使用できるｔ又、特定
の用途に適合するようにミニＴＢ内の入力数を変えるこ
とができる。

本発明の精神及び範囲から逸脱せずにその他の変更もな
し得る。従って、本発明は、上記の実施例に限定される
ものではなく、特許請求の範囲のみによって規定される
ものとする。

【図面の簡単な説明】

第１図は、本発明のメモリマツプシステムを示す図、そ
して 第２図は、ミニ１゛Ｉ３のブしＩ　７り図である。 １０・・・マイクロブ０セツサシステム、２゜・・・ア
ドレス９１算回路、３ｏ・・・仮想アドレスレジスタ、
４０・・・ミニｉ’　Ｂ、５ｏ・・・実アドレスレジス
タ、５４・・・Ｂ　ＴＢ　非−ｔシーケンサ、６２・・
・ＢＴＢ、？２・・・主メモリテーブル。 図面の浄書（内Ｈに変更なし） ｒ−一一一一−−−−−−−−コ ＦＩＧ、２ 第１頁の続き ０発　明　者　ウィリアム　ヴイ　バ ーリック ０発　明　者　スタンリー　エイ　ラ ッキー γメリカ合衆国　マサチューセッツ州　０２１７８　ベ
ルモント　バーパラ　ロード　１１ γメリカ合衆国　マサチューセッツ州　０１４６０　リ
トルトン　フローレンス　ストリート　１８ 手続補正書 ３．補正をする者 事件との５関係　出　願　人 ４、代理人 ５、補正命令の日付　自　発 ６、（本補正により特許請求の範囲に記載された発明の
数は合計「１」となりました。）７、補正の対象　明細
書の特許請求の範囲の欄特許請求の範囲 （１１仮想アドレスによって識別されたアドレス位置に
あるプログラムを処理するための処理手段を含むプロセ
ッササブシステムを備えたデジタルデータ処理システム
に使用する仮想アドレス変換回路において、上記デジタ
ルデータ処理システムは、更に、実アドレスによって各
々識別される複数のアドレス可能な記憶位置を含むメモ
リを備え、上記処理手段は、更に、メモリ内の選択され
た位置の内容を検索するための検索手段を備えており、
上記仮想アドレス変換手段は、 ａ、上記プロセッササブシステム内に配置され、上記処
理手段に接続されていて、上記処理手段から仮想アドレ
□スを受信するような手段を備え・ ｂ、更に、上記プロセッササブシステム内に配置され、
上記受信手段に接続され、仮想アドレスに各々対応する
所定数の入力を含むと共に、これら入力の仮想アドレス
に対応する実アドレスを含むような第１変換バッファ手
段を備え、この第１変換バッファ手段は、上記受信手段
によって受け取った仮想アドレスに対し入力から実アド
レスを送信し、 Ｃ０更に、上記プロセッササブシステムの外部に配置さ
れ、上記第１変換バッファ手段に接続され、仮想アドレ
スに各々対応する所定数の入力を含むと共に、これら入
力の仮想アドレスに対応する実アドレスを含むような第
２変換バッファ手段を備え、上記第１変換バッファ手段
は、上記第２変換バッファ手段が仮想アドレスに対する
入力を含まない場合にこの第２変換バッファ手段に仮想
アドレスを送信し、上記第２変換バンフア手段は、上記
第１変換バツフプ手段から受け取った仮想アドレスに対
する入力から実アドレスを送信し、ｄ、更に、上記プロ
セッササブシステムの外部に配置され、上記第２変換バ
ッファ手段に接続された変換手段を備え、上記第２変換
バッファ手段は、上記変換手段が仮想アドレスに対する
入力を含まない場合に９の変換手段に仮想アドレスを送
信し、上記変換手段は、仮想アドレスを実アドレスに変
換し、そしてｅ、更に、上記第１変換バフフア手段、上
記第２変換バッファ手段及び上記変換手段に接続され、
上記メモリに接続されて、上記第１変換バッファ手段、
上記第２変換バッファ手段　。 又は上記変換手段から実アドレスを受信し、上記検索手
段がメモリ検、索動作にこの実アドレスを使用できるよ
うにする可能化手段を備えたことを特徴とする仮想アド
レス変換回路。 （２）　上記第１及び第２の変換バッファ手段の各入力
は、仮想アドレスを記憶する４ＦＲ想アドアドレス、そ
、れに対応する実アドレスを記憶する実アドレス部とを
含み、上記第１及び第２の変換バッファ手段の各々は、
受は取った仮想アドレスを、上記入力の仮想アドレス部
の内容と比較して、上位部分が上記受は取った仮想アド
レスに一致するような上記可能化手段へ入力の実アドレ
ス部の内容を送信するような手段を備えている特許請求
の範囲第（１１項に記載の仮想アドレス変換回路。 （３）上記第１変換バッファ手段は、更に、この第１変
換バッファ手段に対応入力をもたないような仮想アドレ
スが上記第１変換バッファ手段によって上記第２変換バ
ッファ手段へ送信されるのに応答して上記第２変換バッ
ファ手段から実アドレスを受信するように接続され、上
記第１変換バッファ手段は、この第１変換バッファ手段
の入力を選択してこの入力の実アドレス部へ実アドレス
をロードすると共にこの入力の仮想アドレス部へ仮想ア
ドレスをロードするような、ド段を備えている特許請求
の範囲第（２）項に記載の仮想アドレス変換回路。 （４）上記第１及び第２の両方の変換バッファ手段は、
更に、上記第２変換バッファ手段に対応入力をもたない
ような仮想アドレスが上記第２変換バッファ手段によっ
て上記変換手段に送信されるのに応答して上記変換手段
から実アドレスを受け取るように接続され、上記第１及
び第２の変換バッファ手段は、上記各々の第１及び第２
変換手段の入力を選択して、上記入力の実アドレス部へ
実アドレスをロードすると共にこの入力の仮想アドレス
部へ仮想アドレスをロードするような手段を備えている
特許請求の範囲第（３）項に記載の仮想アドレス変換回
路。 （５）各々の上記入力は、−上記仮想アドレス部の成る
選択された数の下位デジットに対応するアドレスによっ
て識別され、上記選択手段は、その時対応入力が存在し
ないような上記受信手段がらの仮想アドレスの上記下位
デジットをデコードして、この下位デジットに対応する
入力を選択すると共に、仮想アドレスを上記入力の仮想
アドレス部に記憶しそして上記第２変換バッファ手段又
は上記変換手段から受けた実アドレスを上記入力の実ア
ドレス部に記１．ａするような手段を備えている特許請
求の範囲第（４）項に記載の仮想アドレス変換回路。 手続補正弁（方式） １、事件の表ボ　昭和５９年特許廟第１９８４２１号２
、発明の名称　２レベル変換バツフアを用いた仮想アド
レスマツピング ；３．袖１１−をする者 事件との関係　出願人 ４、代理人

Claims (1)

1. 【特許請求の範囲】 （ｌｌ　仮想メモリを用いたプロセッササブシステムを
   含むコンピュータサブシステムにおいζ、アドレス変換
   手段が、 選択された仮想アドレスを実アドレスに変換する第１変
   換ハソフプ手段を備え、この第１手段は上記プロセッサ
   サシステム内に配置されており、そして第１の所定数の
   仮想／実アドレス人力を有しており、 更に、上記第１変換ハソフア手段で一致が生じなかった
   際に上記選択された仮想アドレスを実子トレスに変換す
   る第２の変換バッファ手段を０１ｈえ、この第２手段は
   プロセッササブシステムから離れたところに配置され、
   そして上記第１の所定数より大きい第２の所定数の仮想
   ／実アドレス入力を有し、 そして更に、上記第２の変換バッファ手段で一致が生じ
   なかった際に上記選択された仮想アドレスを、メモリに
   記憶されたメモリテーブルから実アドレスに変換する手
   段を０１ｈえたことを特徴とするアドレス変換手段。 （２）上記第１変換バッファ手段からの非一致に応答し
   て、上記第２変換バッファ手段から得た更新した値を、
   」二記第１変換バッファ手段の選択された仮想／実アド
   レス人力に書き込む手段と、上記第２の変換バッファ手
   段からの非一致に応答し゛Ｃ１主メモリから得た更新し
   た値を、上記第１及び第２の変換バッファ手段の対応す
   る選択された仮想／実アドレス入力に書き込む手段とを
   更に備えたことを特徴とする特許請求の範囲第（１１項
   に記載の変換手段。 （３）　高速アドレスマツピング川の仮想／実アドレス
   人力の小組を含んだ変換バッファと、完全な１組の仮想
   アドレスに対して低速なアドレス変換を行うメモリテー
   ブルとを用いたプロセラザユニットを含む仮想メモリコ
   ンピュータシステムにおいて、分配変換バッファが、 第１の所定サイズの第１変換ハソフアと、上記第１のサ
   イズより大きい第２の所定サイの第２変換ハソフアと、 選択された仮想アドレスに対しそれに対応する実アドレ
   スを第１の所定時間内に得るように上記第１の変換バッ
   ファを探索する第１手段と、」二記憶１変換バッファで
   の探索が不首尾に終わるのに応答して、上記第１の所定
   時間より長い第２の所定時間内に対応する実アドレスを
   得るように上記第２の変換バッファを探索する第２手段
   とを０１１１えたことを特徴とする分配変換バッファ◇ （４）」−記憶１変換バッファはプロセッザユニット内
   に配置され、そして上記第２変換バツフアはプ１：１セ
   ソサユニノ１〜から離れたところに配置される１−鴇′
   １請求の範囲第に３）項に記載の分配変換バッファ０ （５１仮想メモリを用いたプロセノザシステムを含むコ
   ンピュータシステムにおいて、仮想アドレス−実アドレ
   ス変換手段が、 仮想／実アドレス成分に各々対応する第１め所定数の人
   力を上記プロセッサシステム内のレジスタに記憶する第
   １手段と、 選択された仮想アドレス成分を上記第１記憶手段の上記
   入力の仮想アドレス部分と比較すると共に、上記選択さ
   れたアドレス成分が４．−’）からない場合に第１の非
   一致信号を発生ずる手段と、 上記第１の所定数より大きい第２の所定数の上記入力を
   、上記プロセッサシステム内離れたとごろに配置された
   レジスタに記憶する第２手段と、 上記第１の非一致信号に応答して、上記選択された仮想
   アドレス成分を上記第２の記イ、ａ手段の上記入力の仮
   想アドレス部分と比較し、上記選択されたアドレス成分
   がみつからない場合に第２の非一致信号を発生ずる手段
   と、 上記第２の非一致信号に応答して上記選択された仮想ア
   ドレスに対応する実アドレスをメモリテーブルから導出
   する手段と、 に記憶１及び第２の非一致信号に応答して、１−記憶１
   の記仮手段及び上記第１及び第２の信号ト段の各々の選
   択された人力を更新する手段とを（＋ｉｆｉえたごとを
   特徴とするアドレス変換手段。