JPS63165937A - 半導体記憶装置のメモリクリア方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体記憶装置のメモリクリア方法に関する
。

（従来の技術） 現在、ソフトウェアの業務はだんだんと大規模化し、扱
うデータも非常に増大しておシ、半導体記憶装置におい
てもその記憶容量が年々大容量化している。

従来の半導体記憶装置の概略ブロック図を第２図に示す
。

第２図は該装置の電源部１の電源を投入することにより
、制御部２及び記憶部（ノヤツケージ群）３にそれぞれ
直流電源が供給され、制御部２からノ指示によフ記憶部
（・母ツケージ群）３への書込み及び読出しを行なう装
置である。

次に第３図は、第２図の装置の記憶部の内容を全領域ク
リアする時の動作のタイムチャートである。

先ず、電源投入後、図示せぬ上位装置よシ該装置に対し
て、全領域クリア開始指示が与えられると、制御部２内
で記憶部アドレスの初期値である″０″アドレスを書込
みアドレスとし、クリアデータとして、ある固定データ
を書込みデータとして記憶部３に対して書込みを行なう
。

以後順次記憶部アドレスを１”、２”、・・・と更新し
、記憶部の最終パッケージの最終アドレス”ｍ”まで書
込みを行なう。

最終アドレス″′ｍ”に対して書込みを終了すると、全
領域クリアが終了した旨を制御部２から図示せぬ上位装
置に報告され、全領域クリア動作が終了する。

（発明が解決しようとする問題点） 以上説明したように、従来は記憶部の内容を全領域クリ
アする場合−語単位づつの書込み動作によシ行なってい
たため、記憶容量が増大すればするほど、クリア時間が
増加するという欠点があった。

従って、本発明は以上の点に鑑みてなされたものであっ
て、クリアする場合、クリアするデータが固定データで
あるという点よシ数語単位でクリアすることによシフリ
ア時間が短縮された半導体記憶装置のメモリクリア方法
を提供することを目的とする。

（問題点を解決するための手段） 本発明は前記問題点を解決するため、半導体記憶装置の
直流電源電圧の低下を検知する検知装置を備えると共に
、記憶装置に強制的に書き込み指示を与えるクリア指示
信号を各記憶装置に入力し半導体記憶装置の全領域をク
リアするとき、先ず予め設定された間隔でクリア指示信
号を与え、次に検知装置の出力を検知し、電源電圧の低
下が検知されなかった場合、クリア指示信号を与える間
隔を短くして再度クリア指示信号を与え、電源電圧の低
下が検知された場合、その１つ前に設定した間隔でクリ
ア指示信号を与えるようにしたものである。

（作用） 本発明の半導体記憶装置のメモリクリア方法は以上のよ
うな構成となっているので、クリア時間が短縮され、ま
た半導体記憶装置の直流電源電圧の低下を検知している
ので過電流で装置の電源が断することはない。

（実施例） 第４図は、本発明に係る半導体記憶装置の概略ブロック
図であシ、同図において４は一度に数語をクリアするこ
とによプ過電流状態が発生した場合出力電圧が低下する
ことを利用したＤＣＬｏｖｒ検知器である。

第５図は、第４図に示したＤＣＬｏｗ検知器４の一例（
例えばＴＩ社製ＴＩ、７７０５ＣＰ　）である。

第６図は、第４図に示す記憶部３の内部構成を示すもの
であシ、同図において５は記憶部３を構成している各・
母ツケージを示すものであシ、−例としてＮ枚のパッケ
ージで記憶部を構成している図を示したものである。

第７図は、第４図に示す制御部２と記憶部３との間の概
略接続図を示すものであシ、同図において６は、制御部
２から送られる・ぐツヶージ選択信号が自分自身を選択
しているかどうかを判断する比較器であるみ 第８図は、第７図に示す各パッケージ５内での書込み信
号生成回路の一例を示すものであり、同図において７は
、自パッケージが選択された時のみ書込み指示を有効と
するＡＮＤダートであシ、８は自パッケージが選択され
ていて書込み指示が与えられた時か、クリア指示が与え
られた時に書込み信号を生成するＯＲダートである。

第１図は、本発明に係る全領域クリアする場合の動作フ
ローチャートを示すものである。

次に本発明の一実施例を第１図および第４〜第８図を用
いて説明する。

先ず、電源投入後図示せぬ上位装置より該装置に対して
、全領域クリア開始指示が与えられると、制御部２内で
記憶部アドレスの初期値である′０”アドレスを書込み
アドレスとし、ある固定データをクリアデータとし、１
回当シのクリア間隔を、記憶部が最大実装された時でも
クリアすることによりＤＣＬｏｗとならない値Ｓｍａｘ
とし、Ｓｍａｘに基準となるクロック周期ｔｃを乗じた
時間をクリア間隔時間として、記憶部３に対してクリア
指示を行なう。

その時ＤＣＬｏｗ検知器４の出力がＨｉ　ｇｈレベルで
あるか、Ｌｏｗレベルであるかを判定し、Ｈｉ　ｇｈレ
ベルの場合は過電流状態が発生しておらず、出力電圧が
低下していないことを意味するので、クリア間隔Ｓを（
−１）Ｌ、再度クリア指示を行なう。

過電流状態が発生し得ないクリア間隔を求め、以後順次
記憶部アドレスを１”、′２”・・・と更新し、記憶部
３に対してクリア指示を行なう。

そこで、第７図、第８図に示す様に本発明ではクリア指
示が与えられると各パックー・ゾ全てに対して書込み信
号が発生するため、−回のクリア指示でＮ数のパッケー
ジ全ての同一アドレスに対してクリアを指示したことと
なる。

全領域をクリアするためには、各パッケージの最終アド
レス″ｎ”までクリアすれば全領域をクリアしたことと
なる。

（発明の効果） 以上詳細に説明したように、本発明は記憶部を構成して
いるパッケージの数に関係なく、−回のクリア指示で全
てのパッケージの同一アドレスに対してクリアを行なう
ことによシフリア時間が短縮された半導体記憶装置が提
供されるという利点がある。

又、一度に数語をクリアすることにより過電流状態が発
生し得る危険性が有るが、最適のクリア間隔時間を求め
ることによフ過電流状態の発生を防げるという利点もあ
る。

【図面の簡単な説明】

第１図は本発明に係る全領域クリアする場合の動作フロ
ーチャートを示す図、第２図は、従来の半導体記憶装置
の概略ブロック図、第３図は従来の半導体記憶装置での
クリア動作を示すタイムチャート、第４図は本発明に係
る半導体記憶装置の概略ブロック図、第５図はＤＣＬｏ
ｗ検知器の概略ブロック図、第６図は記憶部の内部構成
を示す図、第７図は制御部、記憶部間の概略接続を示す
図、第８図は各・卆ツケージ内での書込み信号生成回路
の一例を示す図である。 ｌ・・・電源部、２・・・制御部、３・・・記憶部、４
・・・ＤＣＬｏｗ検知器、５・・・記憶部パッケージ、
６・・・比較器、７・・・ＡＮＤダート、８・・・ＯＲ
ダート。 特許出願人　　沖電気工業株式会社 本発明をホす全令賃域クリア重２１（１７０−チτ−ト
第１図 ン疋東のキ導体Ｓ℃ａ装置のＪｌａｒ４ブ”Ｏ’ｙ７図
第２図 クリア闇昇りｉホ 犯ｌ耶アＰレス　−一」可−一−Ｊｎ−−＋＋＋＋−＋
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図第７図

Claims (1)

1. 【特許請求の範囲】 複数の記憶装置から構成され、選択信号によりその内の
   １つが選択されてリード／ライトが行なわれる半導体記
   憶装置における全記憶領域をクリアする方法であって、 前記半導体記憶装置の直流電源電圧の低下を検知する検
   知装置を備えると共に、 前記記憶装置に強制的に書き込み指示を与えるクリア指
   示信号を各記憶装置に入力し、 前記半導体記憶装置の全領域をクリアするとき、先ず予
   め設定された間隔で前記クリア指示信号を与え、 次に前記検知装置の出力を検知し、 電源電圧の低下が検知されなかった場合、クリア指示信
   号を与える間隔を短くして再度クリア指示信号を与え、 電源電圧の低下が検知された場合、その１つ前に設定し
   た間隔でクリア指示信号を与えることを特徴とする半導
   体記憶装置のメモリクリア方法。