JPS63168A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63168A JPS63168A JP14361786A JP14361786A JPS63168A JP S63168 A JPS63168 A JP S63168A JP 14361786 A JP14361786 A JP 14361786A JP 14361786 A JP14361786 A JP 14361786A JP S63168 A JPS63168 A JP S63168A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
この発明は、半導体装置のＴ形ゲート電極構造の製造方
法にかかり、 第１の誘電体層のゲート電極パターンに近似する開口に
第２の誘電体からなる側壁を形成し、該両誘電体層上に
張り出すＴ形ゲート電極を形成して、該ゲート電極下の
該第１の誘電体層を３弗化窒素ガスを用いて選択的に除
去することにより、その製造工程のドライ化による改善
と、特性向上とを実現するものである。
法にかかり、 第１の誘電体層のゲート電極パターンに近似する開口に
第２の誘電体からなる側壁を形成し、該両誘電体層上に
張り出すＴ形ゲート電極を形成して、該ゲート電極下の
該第１の誘電体層を３弗化窒素ガスを用いて選択的に除
去することにより、その製造工程のドライ化による改善
と、特性向上とを実現するものである。
本発明は半導体装置の製造方法、特に電界効果トランジ
スタ等のＴ形ゲート電極構造の製造方法の改善に関する
。
スタ等のＴ形ゲート電極構造の製造方法の改善に関する
。
電子移動度が高い砒化ガリウム（ＧａＡｓ）等の化合物
半導体を用いて電界効果トランジスタの遮断周波数の向
上が実現されているが、遮断周波数がゲート長の２乗に
反比例することからゲート長を短縮し断面形状をＴ形と
したゲート電極構造について、その製造方法の改善が要
望されている。
半導体を用いて電界効果トランジスタの遮断周波数の向
上が実現されているが、遮断周波数がゲート長の２乗に
反比例することからゲート長を短縮し断面形状をＴ形と
したゲート電極構造について、その製造方法の改善が要
望されている。
ＧａＡｓを半導体材料とするショットキバリア形電界効
果トランジスタ（ＭＥＳ ＦＥＴ）がマイクロ波帯域等
において多数用いられているが、高電子移動度電界効果
トランジスタ（ＨＥＭＴ）では、空間分離ドーピングと
電子の２次元状態化により一層の高移動度を実現してい
る。このＨＥＭＴのＴ形ゲート電極構造は従来例えば下
記の様に製造されている。
果トランジスタ（ＭＥＳ ＦＥＴ）がマイクロ波帯域等
において多数用いられているが、高電子移動度電界効果
トランジスタ（ＨＥＭＴ）では、空間分離ドーピングと
電子の２次元状態化により一層の高移動度を実現してい
る。このＨＥＭＴのＴ形ゲート電極構造は従来例えば下
記の様に製造されている。
第２図（ａ）参照−半絶縁性ＧａＡｓ基板２１上にノン
ドープのＧａＡｓ層２２、ｎ型ＡｌＧａＡｓ層２３及び
ｎ型ＧａＡｓ層２４をエピタキシャル成長し、ノンドー
プのＧａＡｓ層２２のｎ型ＡｌＧａＡｓ電子供給層２３
とのへテロ接合界面近傍に２次元電子ガス２２ｅが形成
された半導体基体上に、ＳｉＯ□層２５層厚５０．３−
程度に化学気相成長法（ＣＶＤ法）等により堆積する。
ドープのＧａＡｓ層２２、ｎ型ＡｌＧａＡｓ層２３及び
ｎ型ＧａＡｓ層２４をエピタキシャル成長し、ノンドー
プのＧａＡｓ層２２のｎ型ＡｌＧａＡｓ電子供給層２３
とのへテロ接合界面近傍に２次元電子ガス２２ｅが形成
された半導体基体上に、ＳｉＯ□層２５層厚５０．３−
程度に化学気相成長法（ＣＶＤ法）等により堆積する。
このＳｉＯ□層２５上２５上スト３１を塗布してゲート
パターンを形成し、これをマスクとしてＣＨＦ、等によ
りＳｉＯ□層２５層厚５チングする。
パターンを形成し、これをマスクとしてＣＨＦ、等によ
りＳｉＯ□層２５層厚５チングする。
第２図（ｂｌ参照： Ｓｉｎｇを再び厚さ０．３−程
度堆積してＳｉＯ□層２６層設６、これを上面からＣＨ
Ｆ ３等によりエツチングして平面部分を除去する。こ
のプロセス後５ｉＯｚ層２６Ｗが５ｉｆｔ層２５の側壁
として残置され、ゲートパターンのゲート長方向の寸法
を短縮する効果が得られる。
度堆積してＳｉＯ□層２６層設６、これを上面からＣＨ
Ｆ ３等によりエツチングして平面部分を除去する。こ
のプロセス後５ｉＯｚ層２６Ｗが５ｉｆｔ層２５の側壁
として残置され、ゲートパターンのゲート長方向の寸法
を短縮する効果が得られる。
第２図（Ｃ）参照： ゲート電極層として例えばチタン
（Ｔｉ）２７ａ／白金（Ｐｔ）２７ｂ／金（Ａｕ） ２
７ｃを重畳して蒸着し、その上←ゲート長方向の寸法が
例えば−程度と大きいＡｕパターン２７ｄをレジストを
マスクとする選択的めっきにより形成して、表出するＡ
ｕ／Ｐｔをアルゴン（Ａｒ）イオンミリング、Ｔｉをド
ライエツチングにより除去してゲート電極２７とする。
（Ｔｉ）２７ａ／白金（Ｐｔ）２７ｂ／金（Ａｕ） ２
７ｃを重畳して蒸着し、その上←ゲート長方向の寸法が
例えば−程度と大きいＡｕパターン２７ｄをレジストを
マスクとする選択的めっきにより形成して、表出するＡ
ｕ／Ｐｔをアルゴン（Ａｒ）イオンミリング、Ｔｉをド
ライエツチングにより除去してゲート電極２７とする。
第２図（ｄ）参照： マスク３２を設けて、ゲート電極
２７の庇状に拡がった部分の下からソース、ドレイン電
極形成領域まで、５ｉｆｔ層２５及びＳｉＯ□層２６層
設６釈弗酸（ＨＦ）等で除去する。
２７の庇状に拡がった部分の下からソース、ドレイン電
極形成領域まで、５ｉｆｔ層２５及びＳｉＯ□層２６層
設６釈弗酸（ＨＦ）等で除去する。
第２図（ｅ）参照： 例えば金ゲルマニウム／ニッケル
／金（ＡｕＧｅ／Ｎｉ／Ａｕ）を積層して蒸着し、リフ
トオフしてソース、ドレイン電極２８を形成する。なお
この際にゲート電極２７上に同一材料の堆積２８“が形
成される。
／金（ＡｕＧｅ／Ｎｉ／Ａｕ）を積層して蒸着し、リフ
トオフしてソース、ドレイン電極２８を形成する。なお
この際にゲート電極２７上に同一材料の堆積２８“が形
成される。
Ｔ形ゲート電掻の庇状に張り出した部分と半導体基体と
の間に誘電体があればゲート容量が増加して高周波特性
が低下するので、前記従来例ではこの部分のＳｉＯ□層
２５層厚５Ｗを希釈弗酸（ＩＦ）等で除去している。
の間に誘電体があればゲート容量が増加して高周波特性
が低下するので、前記従来例ではこの部分のＳｉＯ□層
２５層厚５Ｗを希釈弗酸（ＩＦ）等で除去している。
この様なウェットエツチング法は均一性、選択性、半導
体基体面等に及ぼす損傷などについては優れていること
が多いが、工程が複雑化するなどの不利益を伴い易い。
体基体面等に及ぼす損傷などについては優れていること
が多いが、工程が複雑化するなどの不利益を伴い易い。
これに比較してドライエツチング法は制御性、自動化、
量産化の可能性等で優れており、半導体装置の製造方法
における比重が高まっている。
量産化の可能性等で優れており、半導体装置の製造方法
における比重が高まっている。
本発明は上述の如きＴ形ゲート電極周辺の構造を、ドラ
イエツチング法によって損傷、存置な残存物などを残す
ことなく最適状態に形成する製造方法を提供することを
目的とする。
イエツチング法によって損傷、存置な残存物などを残す
ことなく最適状態に形成する製造方法を提供することを
目的とする。
なお上述の如（ＳｉＯ□層２５層厚５する際に同じく５
ｉ０２からなる側壁２６匈も除去されるが、本従来例の
如くソース、ドレイン電極２日をゲート電極２７にセル
ファラインさせる製造方法では特に、この側壁２６−程
度の絶縁膜を残置することが望まれる。
ｉ０２からなる側壁２６匈も除去されるが、本従来例の
如くソース、ドレイン電極２日をゲート電極２７にセル
ファラインさせる製造方法では特に、この側壁２６−程
度の絶縁膜を残置することが望まれる。
Ｃ問題点を解決するための手段〕
前記問題点は、半導体基体上に設けた第１の誘電体層に
ゲート電極パターンに近似する開口を形成して第２の誘
電体層を堆積し、該第２の誘電体層を選択的に残置して
該開口に側壁を形成し、該第２及び第１の誘電体層上に
張り出して断面がＴ字状のゲート電極を形成し、該ゲー
ト電極下の該第１の誘電体層を３弗化窒素ガスを用いて
選択的に除去する本発明による半導体装置の製造方法に
より解決される。
ゲート電極パターンに近似する開口を形成して第２の誘
電体層を堆積し、該第２の誘電体層を選択的に残置して
該開口に側壁を形成し、該第２及び第１の誘電体層上に
張り出して断面がＴ字状のゲート電極を形成し、該ゲー
ト電極下の該第１の誘電体層を３弗化窒素ガスを用いて
選択的に除去する本発明による半導体装置の製造方法に
より解決される。
本発明によれば、除去する第１の誘電体層に予め第２の
誘電体からなる側壁を設けてＴ形ゲート電極を形成し、
３弗化窒素ガス（ＮＦ＋）によるドライエツチングによ
り、第１の誘電体層を半導体基体及び第２の誘電体の側
壁に対して選択的に除去する。
誘電体からなる側壁を設けてＴ形ゲート電極を形成し、
３弗化窒素ガス（ＮＦ＋）によるドライエツチングによ
り、第１の誘電体層を半導体基体及び第２の誘電体の側
壁に対して選択的に除去する。
Ｎｈによるドライエツチングは、シリコン（Ｓｉ）の場
合とは異なり例えばＧａＡｓ等からなる化合物半導体基
体に損傷を与えず、誘電体では例えば窒化酸化シリコン
（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）等はエツチング
し、二酸化シリコン（ＳｉＯ□）等はエツチングしない
などエツチング選択性のある組み合わせが可能であり、
例えばチタン（Ｔｉ）、タングステンシリサイド（ＷＳ
ｉ）等のＮＦ３によってエツチングされるゲート電極材
料を、側壁で保護することによりこのエツチング処理に
関わりなく選択して、良好な半導体装置を製造すること
が可能となる。
合とは異なり例えばＧａＡｓ等からなる化合物半導体基
体に損傷を与えず、誘電体では例えば窒化酸化シリコン
（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）等はエツチング
し、二酸化シリコン（ＳｉＯ□）等はエツチングしない
などエツチング選択性のある組み合わせが可能であり、
例えばチタン（Ｔｉ）、タングステンシリサイド（ＷＳ
ｉ）等のＮＦ３によってエツチングされるゲート電極材
料を、側壁で保護することによりこのエツチング処理に
関わりなく選択して、良好な半導体装置を製造すること
が可能となる。
更にこの選択的に残される側壁はその後ゲート電極を絶
縁、保護する側壁の効果を与える。
縁、保護する側壁の効果を与える。
以下本発明を実施例により具体的に説明する。
第１図（ａｌ乃至（ｅ）は本発明の実施例を示す工程順
模式側断面図である。
模式側断面図である。
第１図（ａｌ参照二 半絶縁性ＧａＡｓ基板１上にノン
ドープのＧａＡｓ層２、ｎ型ＡｌＧａＡｓ層３及びｎ型
ＧａＡｓ層４を前記従来例と同様にエピタキシャル成長
し、２次元電子ガス２ｅが形成された半導体基体上に、
ＳｉＯＮ層５を例えば厚さ０．３−程度にプラズマｃＶ
Ｄ法等により堆積する。
ドープのＧａＡｓ層２、ｎ型ＡｌＧａＡｓ層３及びｎ型
ＧａＡｓ層４を前記従来例と同様にエピタキシャル成長
し、２次元電子ガス２ｅが形成された半導体基体上に、
ＳｉＯＮ層５を例えば厚さ０．３−程度にプラズマｃＶ
Ｄ法等により堆積する。
このＳｉＯＮ層５上にレジスト１１を塗布してゲートパ
ターンを形成し、これをマスクとしてＳｉＯＮ層５を例
えばＮＦ３、ＣＨＦ、、ＣＦ、等によりドライエツチン
グする。
ターンを形成し、これをマスクとしてＳｉＯＮ層５を例
えばＮＦ３、ＣＨＦ、、ＣＦ、等によりドライエツチン
グする。
第１図（ｂｌ参照： Ｓｉｎｇを厚さ０．３−程度堆
積してＳｉＯ□層６を設け、これを上面からＣＩＩＰ３
等によりドライエツチングして平面部分を除去する。こ
のプロセス後、Ｓｉ０１層６−がＳｉＯＮ層５の側壁と
して残置され、ゲート長が短縮される。
積してＳｉＯ□層６を設け、これを上面からＣＩＩＰ３
等によりドライエツチングして平面部分を除去する。こ
のプロセス後、Ｓｉ０１層６−がＳｉＯＮ層５の側壁と
して残置され、ゲート長が短縮される。
第１図（Ｃ）参照： ゲート電極層として例えばＴｉ層
７ａ、 Ｐｔ１ｉ７ｂ、 Ａｕ層７ｃを重畳して蒸着し
、その上にゲート長方向の寸法が例えば２μｍ程度のＡ
ｕパターン７ｄをレジストをマスクとする選択的めっき
により形成して、表出するＡｕ／ＰｔをＡｒイオンミリ
ング、Ｔｉをドライエツチングにより除去してゲート電
極７とする。
７ａ、 Ｐｔ１ｉ７ｂ、 Ａｕ層７ｃを重畳して蒸着し
、その上にゲート長方向の寸法が例えば２μｍ程度のＡ
ｕパターン７ｄをレジストをマスクとする選択的めっき
により形成して、表出するＡｕ／ＰｔをＡｒイオンミリ
ング、Ｔｉをドライエツチングにより除去してゲート電
極７とする。
第１図（ｄ）参照： マスク１２を設は例えば室温にお
いて、圧力３ｐａ程度のＮＦ、によるドライエツチング
を行い、ゲート電極７の庇状に張り出した部分の下から
ソース、ドレイン電極形成領域までＳｉＯＮ層５を除去
し、側壁６−を残置する。
いて、圧力３ｐａ程度のＮＦ、によるドライエツチング
を行い、ゲート電極７の庇状に張り出した部分の下から
ソース、ドレイン電極形成領域までＳｉＯＮ層５を除去
し、側壁６−を残置する。
第１図（ｅ）参照： 例えばＡｕＧｅ／Ｎ ｉ／Ａｕを
積層して蒸着し、リフトオフしてソース、ドレイン電極
８を形成する。なおこの際にゲート電極７上に同一材料
の堆積８゛が形成される。
積層して蒸着し、リフトオフしてソース、ドレイン電極
８を形成する。なおこの際にゲート電極７上に同一材料
の堆積８゛が形成される。
上述の実施例ではゲート電極層にＴｉ層７ａを含んでお
り、この層は本来ＮＦ３によるドライエツチングでエツ
チングされるが、ＳｉＯ□側壁６Ｈにより半導体基体か
ら立ち上がる部分が保護されている。更にこのＳｉＯ□
側壁６Ｗによりソース、ドレイン電極８形成以降の絶縁
、保護効果も得られる。
り、この層は本来ＮＦ３によるドライエツチングでエツ
チングされるが、ＳｉＯ□側壁６Ｈにより半導体基体か
ら立ち上がる部分が保護されている。更にこのＳｉＯ□
側壁６Ｗによりソース、ドレイン電極８形成以降の絶縁
、保護効果も得られる。
以上説明した如く本発明によれば、遮断周波数等の向上
に適するＴ形ゲート電極構造について、その製造工程ド
ライ化による生産性改善と特性向上とが同時に実現され
、半導体装置の進展に大きい効果が得られる。
に適するＴ形ゲート電極構造について、その製造工程ド
ライ化による生産性改善と特性向上とが同時に実現され
、半導体装置の進展に大きい効果が得られる。
第１図（ａ）乃至（ｅ）は本発明の実施例の工程順模式
第２図（ａｌ乃至（ｅ）は従来例の工程順模式側断面図
である。 図において、 ■は半絶縁性ＧａＡｓ基板、 ２はノンドープのＧａＡｓ層、 ２ｅは２次元電子ガス、 ３はｎ型ＡｌＧａＡｓ層、 ４はｎ型ＧａＡｓ層、
５はＳｉＯＮ層、 ６はＳｉＯ□層、６Ｗは
Ｓｉ０ｇ側壁、 ７はゲート電極、７ａはＴｉ層
、 ７ｂはｐｔ層、７ｃはＡｕ層、
７ｄはＡｕめっきパターン、８はソース、ドレ
イン電極を示す。 １旌・≦シ１．ｄつ１潴・１０２３ぎ°プ（イリ１１酎
Ｃ均）開拓 １ ｍ １ｒ絶４４１ごっ 工ｊＫ ・）頁＃テ（翔り打面 同
第１図 イノ〔末手＞ｌのニオｙ！・ゾ頁、イ′費戎イ卵りＵで
ｒｉ＜コ第 ２ 図
第２図（ａｌ乃至（ｅ）は従来例の工程順模式側断面図
である。 図において、 ■は半絶縁性ＧａＡｓ基板、 ２はノンドープのＧａＡｓ層、 ２ｅは２次元電子ガス、 ３はｎ型ＡｌＧａＡｓ層、 ４はｎ型ＧａＡｓ層、
５はＳｉＯＮ層、 ６はＳｉＯ□層、６Ｗは
Ｓｉ０ｇ側壁、 ７はゲート電極、７ａはＴｉ層
、 ７ｂはｐｔ層、７ｃはＡｕ層、
７ｄはＡｕめっきパターン、８はソース、ドレ
イン電極を示す。 １旌・≦シ１．ｄつ１潴・１０２３ぎ°プ（イリ１１酎
Ｃ均）開拓 １ ｍ １ｒ絶４４１ごっ 工ｊＫ ・）頁＃テ（翔り打面 同
第１図 イノ〔末手＞ｌのニオｙ！・ゾ頁、イ′費戎イ卵りＵで
ｒｉ＜コ第 ２ 図
Claims (1)
- 半導体基体上に設けた第１の誘電体層にゲート電極パタ
ーンに近似する開口を形成して第２の誘電体層を堆積し
、該第２の誘電体層を選択的に残置して該開口に側壁を
形成し、該第２及び第１の誘電体層上に張り出して断面
がＴ字状のゲート電極を形成し、該ゲート電極下の該第
１の誘電体層を３弗化窒素ガスを用いて選択的に除去す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143617A JPH0797635B2 (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143617A JPH0797635B2 (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63168A true JPS63168A (ja) | 1988-01-05 |
| JPH0797635B2 JPH0797635B2 (ja) | 1995-10-18 |
Family
ID=15342909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143617A Expired - Lifetime JPH0797635B2 (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797635B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5088650A (en) * | 1989-03-18 | 1992-02-18 | Aisan Kogyo Kabushiki Kaisha | Fuel injector with strainer |
| US5095876A (en) * | 1989-09-29 | 1992-03-17 | Nippondenso Co., Ltd. | Fuel supplying device for an internal combustion engine having multiple cylinder |
| US5273015A (en) * | 1989-09-29 | 1993-12-28 | Nippondenso Co., Ltd. | Fuel supplying device for an internal combustion engine having multiple cylinder |
| EP0592064A3 (en) * | 1992-08-19 | 1995-08-16 | Mitsubishi Electric Corp | Field effect transistor and method of production |
| JPH07226409A (ja) * | 1993-12-13 | 1995-08-22 | Nec Corp | 半導体装置の製造方法 |
| US5449929A (en) * | 1992-12-21 | 1995-09-12 | Mitsubishi Denki Kabushiki Kaisha | IPG transistor semiconductor integrated circuit device |
| JP2003115500A (ja) * | 2001-08-03 | 2003-04-18 | Fujitsu Ltd | 半導体装置とその製造方法 |
Citations (3)
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|---|---|---|---|---|
| JPS6020516A (ja) * | 1983-07-14 | 1985-02-01 | Tokyo Denshi Kagaku Kabushiki | 窒化シリコン膜のドライエツチング方法 |
| JPS615523A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | ドライエツチングの方法 |
| JPS6173377A (ja) * | 1984-09-18 | 1986-04-15 | Sony Corp | Ｆｅｔの製造方法 |
-
1986
- 1986-06-19 JP JP61143617A patent/JPH0797635B2/ja not_active Expired - Lifetime
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| JP2003115500A (ja) * | 2001-08-03 | 2003-04-18 | Fujitsu Ltd | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797635B2 (ja) | 1995-10-18 |
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