JPH07226409A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07226409A JPH07226409A JP20996494A JP20996494A JPH07226409A JP H07226409 A JPH07226409 A JP H07226409A JP 20996494 A JP20996494 A JP 20996494A JP 20996494 A JP20996494 A JP 20996494A JP H07226409 A JPH07226409 A JP H07226409A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- opening
- silicon oxide
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 41
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 23
- 125000006850 spacer group Chemical group 0.000 claims abstract description 21
- 239000010408 film Substances 0.000 claims description 210
- 238000000034 method Methods 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 20
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 16
- 239000010409 thin film Substances 0.000 claims description 16
- 239000003870 refractory metal Substances 0.000 claims description 12
- 150000001875 compounds Chemical class 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 abstract description 9
- 230000006866 deterioration Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 33
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 32
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 20
- 239000010931 gold Substances 0.000 description 20
- 229910052737 gold Inorganic materials 0.000 description 20
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 16
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 16
- 229910052721 tungsten Inorganic materials 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010406 interfacial reaction Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】加工性に優れ，電気特性がのばらつきが少な
く，さらに電気特性の劣化が少ないＴ字型のゲート電極
を有するＭＥＳＦＥＴの製造方法を提供する。 【構成】動作層１０２表面に形成した酸化シリコン膜１
１１ａに開口部１２１ａを形成し、全面に窒化シリコン
膜１３１を形成する。異方性エッチングによるエッチバ
ックにより窒化シリコン膜からなるサイドウォール・ス
ペーサ１３１ａを形成し、ゲート電極１５１ａを形成し
た後、ウェットエッチングにより酸化シリコン膜１１１
ａを選択的に除去する。
く，さらに電気特性の劣化が少ないＴ字型のゲート電極
を有するＭＥＳＦＥＴの製造方法を提供する。 【構成】動作層１０２表面に形成した酸化シリコン膜１
１１ａに開口部１２１ａを形成し、全面に窒化シリコン
膜１３１を形成する。異方性エッチングによるエッチバ
ックにより窒化シリコン膜からなるサイドウォール・ス
ペーサ１３１ａを形成し、ゲート電極１５１ａを形成し
た後、ウェットエッチングにより酸化シリコン膜１１１
ａを選択的に除去する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＭＥＳＦＥＴのゲート電極の製造方法に関す
る。
関し、特にＭＥＳＦＥＴのゲート電極の製造方法に関す
る。
【０００２】
【従来の技術】近年、ＭＥＳＦＥＴの高周波化により、
ゲート長を短かくして寄生容量を低減した高性能，高信
頼性のゲート電極の傾城が求められている。ＭＥＳＦＥ
Ｔの製造工程の断面図である図５を参照すると、従来の
ＭＥＳＦＥＴのＴ字型（もしくはＹ字型）のゲート電極
は、以下のような方法により製造されている。
ゲート長を短かくして寄生容量を低減した高性能，高信
頼性のゲート電極の傾城が求められている。ＭＥＳＦＥ
Ｔの製造工程の断面図である図５を参照すると、従来の
ＭＥＳＦＥＴのＴ字型（もしくはＹ字型）のゲート電極
は、以下のような方法により製造されている。
【０００３】まず、ＧａＡｓ基板２０１表面上に、エピ
タキシャル成長法等によりｎ型のＧａＡｓからなる動作
層２０２が形成される。続いて、この動作層２０２の全
面を覆う酸化シリコン膜２１１が、ＣＶＤ法により形成
される。この酸化シリコン膜２１１に、公知のフォトリ
ソグラフィ技術と公知のドラエッチング技術とを用い
て、開口部２２１が形成される〔図５（ａ）〕。次に、
再びＣＶＤ法により、全面に第２の酸化シリコン膜２３
１が形成される〔図５（ｂ）〕。この酸化シリコン膜２
３１が異方性エッチングによりエッチバックされ、開口
部２２１の側壁に第２の酸化シリコン膜からなるサイド
ウォール・スペーサ２３１ａが形成される〔図５
（ｃ）〕。次に、全面にタングステンシリサイド膜と金
膜とが順次形成される。タングステンシリサイド膜は、
ＧａＡｓ基板２０１との間にショットキ接合を形成する
ために設けられる。金膜は、配線抵抗を低くするために
設けられる。公知のフォトリソグラフィ技術と公知のド
ラエッチング技術とを用いて、金膜およびタングステン
シリサイド膜がパターニングされ、金膜２４２とタング
ステンシリサイド膜２４１とからなるＴ字型（ないしは
Ｙ字型）のゲート電極２５１が形成される〔図５
（ｄ）〕。その後、酸化シリコン膜と動作層２０２との
界面反応による信頼性の劣化の防止やゲート容量の削減
を目的として、サイドウォール・スペーサ２３１ａを含
めて酸化シリコン膜２１１が全面的に除去される〔図５
（ｅ）〕。
タキシャル成長法等によりｎ型のＧａＡｓからなる動作
層２０２が形成される。続いて、この動作層２０２の全
面を覆う酸化シリコン膜２１１が、ＣＶＤ法により形成
される。この酸化シリコン膜２１１に、公知のフォトリ
ソグラフィ技術と公知のドラエッチング技術とを用い
て、開口部２２１が形成される〔図５（ａ）〕。次に、
再びＣＶＤ法により、全面に第２の酸化シリコン膜２３
１が形成される〔図５（ｂ）〕。この酸化シリコン膜２
３１が異方性エッチングによりエッチバックされ、開口
部２２１の側壁に第２の酸化シリコン膜からなるサイド
ウォール・スペーサ２３１ａが形成される〔図５
（ｃ）〕。次に、全面にタングステンシリサイド膜と金
膜とが順次形成される。タングステンシリサイド膜は、
ＧａＡｓ基板２０１との間にショットキ接合を形成する
ために設けられる。金膜は、配線抵抗を低くするために
設けられる。公知のフォトリソグラフィ技術と公知のド
ラエッチング技術とを用いて、金膜およびタングステン
シリサイド膜がパターニングされ、金膜２４２とタング
ステンシリサイド膜２４１とからなるＴ字型（ないしは
Ｙ字型）のゲート電極２５１が形成される〔図５
（ｄ）〕。その後、酸化シリコン膜と動作層２０２との
界面反応による信頼性の劣化の防止やゲート容量の削減
を目的として、サイドウォール・スペーサ２３１ａを含
めて酸化シリコン膜２１１が全面的に除去される〔図５
（ｅ）〕。
【０００４】
【発明が解決しようとする課題】上述の従来のＭＥＳＦ
ＥＴの製造方法では、酸化シリコン膜２１１とサイドウ
ォール・スペーサ２３１ａとの除去が弗酸系のエッチャ
ントにより行なわれる。この工程に関連して、２つの問
題点がある。
ＥＴの製造方法では、酸化シリコン膜２１１とサイドウ
ォール・スペーサ２３１ａとの除去が弗酸系のエッチャ
ントにより行なわれる。この工程に関連して、２つの問
題点がある。
【０００５】第１の問題点は、ＭＥＳＦＥＴの電気特性
に関わる問題点である。このとき、タングステンシリサ
イド膜２４１の組成比によっては、このタングステンシ
リサイド膜２４１が弗酸により食刻される。この食刻が
ゲート電極２５１の庇部あるいは側壁部のみで起るなら
ば、ＭＥＳＦＥＴの電気特性には大きく影響しない。Ｇ
ａＡｓ基板２０１とゲート電極２５１とが直接に接触す
る部分においてこの食刻が発生する場合、その部分での
ゲート長が局部的に短かくなり、電気特性がばらつき，
かつ劣化することになる。
に関わる問題点である。このとき、タングステンシリサ
イド膜２４１の組成比によっては、このタングステンシ
リサイド膜２４１が弗酸により食刻される。この食刻が
ゲート電極２５１の庇部あるいは側壁部のみで起るなら
ば、ＭＥＳＦＥＴの電気特性には大きく影響しない。Ｇ
ａＡｓ基板２０１とゲート電極２５１とが直接に接触す
る部分においてこの食刻が発生する場合、その部分での
ゲート長が局部的に短かくなり、電気特性がばらつき，
かつ劣化することになる。
【０００６】第２の問題点は、ゲート電極の加工性に関
わる問題点である。Ｔ字型（もしくはＹ字型）のゲート
電極２５１が要求されるのは、極めて短かいゲート長で
あるにもかかわらずゲート電極２５１の抵抗値を低くす
るためである。このことから、ＧａＡｓ基板２０１とゲ
ート電極２５１とが直接に接触する部分でのタングステ
ンシリサイド膜２４１の幅は、極めて短かくなってい
る。ゲート電極２５１全体は、この部分で支えられてい
る。その結果、図５（ｅ）に示したような構造の段階で
は、ゲート電極２５１が折れたり剥れたりしやすくな
る。
わる問題点である。Ｔ字型（もしくはＹ字型）のゲート
電極２５１が要求されるのは、極めて短かいゲート長で
あるにもかかわらずゲート電極２５１の抵抗値を低くす
るためである。このことから、ＧａＡｓ基板２０１とゲ
ート電極２５１とが直接に接触する部分でのタングステ
ンシリサイド膜２４１の幅は、極めて短かくなってい
る。ゲート電極２５１全体は、この部分で支えられてい
る。その結果、図５（ｅ）に示したような構造の段階で
は、ゲート電極２５１が折れたり剥れたりしやすくな
る。
【０００７】したがって、本発明の目的は、加工性に優
れ，電気特性がのばらつきが少なく，さらに電気特性の
劣化が少ないＴ字型（もしくはＹ字型）のゲート電極を
有するＭＥＳＦＥＴの製造方法を提供することにある。
れ，電気特性がのばらつきが少なく，さらに電気特性の
劣化が少ないＴ字型（もしくはＹ字型）のゲート電極を
有するＭＥＳＦＥＴの製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、所定の領域に動作層が設けられた化合物半導
体基板の表面に、絶縁膜を形成する工程と、所定の幅を
有して，上記化合物半導体基板の表面における少なくと
もゲート電極形成予定領域を含む領域に達する開口部
を、上記絶縁膜に形成する工程と、上記絶縁膜を含めた
上記化合物半導体基板の表面上に薄膜を堆積する工程
と、異方性エッチングによるエッチバック法により、上
記開口部の側壁に上記薄膜からなるサイドウォール・ス
ペーサを形成する工程と、上記絶縁膜を含めた上記化合
物半導体基板の表面上に、少なくとも最下層が高融点金
属シリサイド膜からなる金属膜を形成する工程と、上記
金属膜のパターニングを行ない、上記所定の幅より広い
幅を有して，上記開口部を覆うゲート電極を形成する工
程と、等方性エッチングにより、上記絶縁膜を選択的に
除去する工程とを有することを特徴とする。
造方法は、所定の領域に動作層が設けられた化合物半導
体基板の表面に、絶縁膜を形成する工程と、所定の幅を
有して，上記化合物半導体基板の表面における少なくと
もゲート電極形成予定領域を含む領域に達する開口部
を、上記絶縁膜に形成する工程と、上記絶縁膜を含めた
上記化合物半導体基板の表面上に薄膜を堆積する工程
と、異方性エッチングによるエッチバック法により、上
記開口部の側壁に上記薄膜からなるサイドウォール・ス
ペーサを形成する工程と、上記絶縁膜を含めた上記化合
物半導体基板の表面上に、少なくとも最下層が高融点金
属シリサイド膜からなる金属膜を形成する工程と、上記
金属膜のパターニングを行ない、上記所定の幅より広い
幅を有して，上記開口部を覆うゲート電極を形成する工
程と、等方性エッチングにより、上記絶縁膜を選択的に
除去する工程とを有することを特徴とする。
【０００９】好ましくは、上記絶縁膜が窒化シリコン膜
であり、上記薄膜が酸化シリコン膜である。あるいは、
上記絶縁膜が酸化シリコン膜であり、上記薄膜が窒化シ
リコン膜，非晶質シリコン膜，多結晶シリコン膜および
高融点金属膜のうちの１つである。
であり、上記薄膜が酸化シリコン膜である。あるいは、
上記絶縁膜が酸化シリコン膜であり、上記薄膜が窒化シ
リコン膜，非晶質シリコン膜，多結晶シリコン膜および
高融点金属膜のうちの１つである。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】ＭＥＳＦＥＴの製造工程の断面図である図
１を参照すると、本発明の第１の実施例は、以下のよう
になっている。
１を参照すると、本発明の第１の実施例は、以下のよう
になっている。
【００１２】まず、半絶縁性基板であるＧａＡｓ基板１
０１表面に、エピタキシャル成長法によりｎ型のＧａＡ
ｓ層が形成される。ボロン等のイオン注入により、所定
の領域を除く領域のｎ型のＧａＡｓ層が半絶縁性に変換
され、所定の領域にはこのｎ型のＧａＡｓ層からなる動
作層１０２が残置形成される。続いて、この動作層１０
２の全面を覆う（絶縁膜である）５００ｎｍ程度の膜厚
の酸化シリコン膜１１１ａが、減圧気相成長（ＬＰＣＶ
Ｄ）法により形成される。この酸化シリコン膜１０１ａ
に、公知のフォトリソグラフィ技術と公知のドラエッチ
ング技術とを用いて、開口部１２１ａが形成される。こ
の開口部１２１ａの上記動作層１０２に達する部分での
（開口）幅は、例えば０．５μｍ（所定の幅）である。
開口部１２１ａの形成に際して、例えば、等方性エッチ
ング（ウェットもしくはドライエッチング）を行なった
後、異方性プラズマエッチングを行なうならば、開口部
１２１ａの上端の（開口）幅は上記所定の幅より広くな
る〔図１（ａ）〕。なお、この開口部１２１ａは、上記
ｎ型のＧａＡｓ層が半絶縁性に変換された領域にも形成
される。この領域での開口部１２１ａの（開口）幅は、
上記所定の幅より広く設定しておくことが好ましい。
０１表面に、エピタキシャル成長法によりｎ型のＧａＡ
ｓ層が形成される。ボロン等のイオン注入により、所定
の領域を除く領域のｎ型のＧａＡｓ層が半絶縁性に変換
され、所定の領域にはこのｎ型のＧａＡｓ層からなる動
作層１０２が残置形成される。続いて、この動作層１０
２の全面を覆う（絶縁膜である）５００ｎｍ程度の膜厚
の酸化シリコン膜１１１ａが、減圧気相成長（ＬＰＣＶ
Ｄ）法により形成される。この酸化シリコン膜１０１ａ
に、公知のフォトリソグラフィ技術と公知のドラエッチ
ング技術とを用いて、開口部１２１ａが形成される。こ
の開口部１２１ａの上記動作層１０２に達する部分での
（開口）幅は、例えば０．５μｍ（所定の幅）である。
開口部１２１ａの形成に際して、例えば、等方性エッチ
ング（ウェットもしくはドライエッチング）を行なった
後、異方性プラズマエッチングを行なうならば、開口部
１２１ａの上端の（開口）幅は上記所定の幅より広くな
る〔図１（ａ）〕。なお、この開口部１２１ａは、上記
ｎ型のＧａＡｓ層が半絶縁性に変換された領域にも形成
される。この領域での開口部１２１ａの（開口）幅は、
上記所定の幅より広く設定しておくことが好ましい。
【００１３】次に、全面に（薄膜である）窒化シリコン
膜１３１が、例えばスパッタリング（あるいはプラズマ
励起気相成長法（ＰＥＣＶＤ））等の方法により形成さ
れる。この窒化シリコン膜１３１の膜厚は、酸化シリコ
ン膜１１１ａ上面上では２００ｎｍ程度あり、開口部１
２１ａの側壁では１２０ｎｍ程度である（ＰＥＣＶＤに
よる場合は、両者の膜厚はほぼ等しくなる）〔図１
（ｂ）〕。開口部１２１ａの側壁での窒化シリコン膜１
３１の膜厚としては、上記開口部１２１ａの所定の幅の
１／２より小さな値である。本実施例により得られるＴ
字型（もしくはＹ字型）のゲート電極のゲート長は、開
口部１２１ａの所定の幅と窒化シリコン膜１３１の膜厚
とから決定される。
膜１３１が、例えばスパッタリング（あるいはプラズマ
励起気相成長法（ＰＥＣＶＤ））等の方法により形成さ
れる。この窒化シリコン膜１３１の膜厚は、酸化シリコ
ン膜１１１ａ上面上では２００ｎｍ程度あり、開口部１
２１ａの側壁では１２０ｎｍ程度である（ＰＥＣＶＤに
よる場合は、両者の膜厚はほぼ等しくなる）〔図１
（ｂ）〕。開口部１２１ａの側壁での窒化シリコン膜１
３１の膜厚としては、上記開口部１２１ａの所定の幅の
１／２より小さな値である。本実施例により得られるＴ
字型（もしくはＹ字型）のゲート電極のゲート長は、開
口部１２１ａの所定の幅と窒化シリコン膜１３１の膜厚
とから決定される。
【００１４】続いて、この窒化シリコン膜１３１に対し
て公知の異方性エッチングによるエッチバックが行なわ
れ、窒化シリコン膜からなるサイドウォール・スペーサ
１３１ａが形成される。このサイドウォール・スペーサ
１３１ａの幅は、概ね窒化シリコン膜１３１の膜厚（１
２０ｎｍ程度）に等しい〔図１（ｃ）〕。
て公知の異方性エッチングによるエッチバックが行なわ
れ、窒化シリコン膜からなるサイドウォール・スペーサ
１３１ａが形成される。このサイドウォール・スペーサ
１３１ａの幅は、概ね窒化シリコン膜１３１の膜厚（１
２０ｎｍ程度）に等しい〔図１（ｃ）〕。
【００１５】次に、全面にスパッタリング等の方法で１
００ｎｍ程度の膜厚のタングステンシリサイド膜が形成
され、さらに、メッキ法等の方法で４００ｎｍ程度の膜
厚の金膜が形成される。タングステンシリサイド膜は、
動作層１０２との間にショットキ接合を形成するために
設けられる。金膜は、配線抵抗を低くするために設けら
れる。公知のフォトリソグラフィ技術と公知のドラエッ
チング技術とを用いて、金膜およびタングステンシリサ
イド膜が順次パターニングされ、タングステンシリサイ
ド膜１４１ａと金膜１４２ａと（の積層膜）からなるゲ
ート電極１５１ａが形成される。ゲート電極１５１ａの
幅は開口部１２１ａの所定の幅（および開口部１２１ａ
の上端での幅）より広く、かつ、ゲート電極１５１ａが
この開口部１２１ａを完全に覆っている。このため、上
記動作層１０２に達する部分における開口部１２１ａを
覆う領域（ゲート電極１２１ａが、単なる配線としてで
はなく、ゲート電極そのものとして機能する領域）で
は、このゲート電極１２１ａの断面形状はＴ字型（もし
くはＹ字型）をなす〔図１（ｄ）〕。
００ｎｍ程度の膜厚のタングステンシリサイド膜が形成
され、さらに、メッキ法等の方法で４００ｎｍ程度の膜
厚の金膜が形成される。タングステンシリサイド膜は、
動作層１０２との間にショットキ接合を形成するために
設けられる。金膜は、配線抵抗を低くするために設けら
れる。公知のフォトリソグラフィ技術と公知のドラエッ
チング技術とを用いて、金膜およびタングステンシリサ
イド膜が順次パターニングされ、タングステンシリサイ
ド膜１４１ａと金膜１４２ａと（の積層膜）からなるゲ
ート電極１５１ａが形成される。ゲート電極１５１ａの
幅は開口部１２１ａの所定の幅（および開口部１２１ａ
の上端での幅）より広く、かつ、ゲート電極１５１ａが
この開口部１２１ａを完全に覆っている。このため、上
記動作層１０２に達する部分における開口部１２１ａを
覆う領域（ゲート電極１２１ａが、単なる配線としてで
はなく、ゲート電極そのものとして機能する領域）で
は、このゲート電極１２１ａの断面形状はＴ字型（もし
くはＹ字型）をなす〔図１（ｄ）〕。
【００１６】続いて、酸化シリコン膜１１１ａが、バッ
ファード弗酸によるウェトエッチングにより、選択的に
除去される。このバッファード弗酸による窒化シリコン
膜のエッチングレートは、その製法にも依存するが、上
記のスパッタリングの場合、酸化シリコン膜１１１ａの
１／１０より低くなる。このためこのウェットエッチン
グでは窒化シリコン膜からなるサイドウォール・スペー
サ１３１ａは、高々５０ｎｍ程度エッチングされるが、
７０ｎｍ程度よりはこの幅が薄くならない。したがっ
て、特にこのゲート電極１５１ａの脚部下端の部分での
タングステンシリサイド膜１４１ａは、このエッチング
から保護される〔図１（ｅ）〕。その後、ｎ+ 型のソー
ス・ドレイン領域（図示せず），パッシベーション膜
（図示せず），ソース・ドレイン電極（図示せず）等の
形成が行なわれ、本実施例の採用されたＭＥＳＦＥＴが
完成する。
ファード弗酸によるウェトエッチングにより、選択的に
除去される。このバッファード弗酸による窒化シリコン
膜のエッチングレートは、その製法にも依存するが、上
記のスパッタリングの場合、酸化シリコン膜１１１ａの
１／１０より低くなる。このためこのウェットエッチン
グでは窒化シリコン膜からなるサイドウォール・スペー
サ１３１ａは、高々５０ｎｍ程度エッチングされるが、
７０ｎｍ程度よりはこの幅が薄くならない。したがっ
て、特にこのゲート電極１５１ａの脚部下端の部分での
タングステンシリサイド膜１４１ａは、このエッチング
から保護される〔図１（ｅ）〕。その後、ｎ+ 型のソー
ス・ドレイン領域（図示せず），パッシベーション膜
（図示せず），ソース・ドレイン電極（図示せず）等の
形成が行なわれ、本実施例の採用されたＭＥＳＦＥＴが
完成する。
【００１７】上述したように上記第１の実施例では、ゲ
ート電極１５１ａの脚部下端の側壁をなす部分でのタン
グステンシリサイド膜１４１ａがエッチングに晒される
ことがない。このため、このゲート電極１５１ａのゲー
ト長が局部的に短かくなり，電気特性がばらつき，かつ
劣化することが回避される。さらにまた、このようにゲ
ート電極１５１ａの脚部の側壁がサイドウォール・スペ
ーサ１３１ａにより覆われているため、ゲート電極１５
１ａが折れたり剥れたりしやすくなることも抑制され
る。
ート電極１５１ａの脚部下端の側壁をなす部分でのタン
グステンシリサイド膜１４１ａがエッチングに晒される
ことがない。このため、このゲート電極１５１ａのゲー
ト長が局部的に短かくなり，電気特性がばらつき，かつ
劣化することが回避される。さらにまた、このようにゲ
ート電極１５１ａの脚部の側壁がサイドウォール・スペ
ーサ１３１ａにより覆われているため、ゲート電極１５
１ａが折れたり剥れたりしやすくなることも抑制され
る。
【００１８】なお、上記第１の実施例では、金属膜がタ
ングステンシリサイド膜と金膜との積層膜であったが、
これに限定されるものではない。タングステンシリサイ
ド膜の代りに、モリブデンシリサイド膜，チタン・タン
グステンシリサイド膜等の他の高融点金属シリサイド膜
を用いることができる。また、開口部１２１ａの所定の
幅は０．５μｍであったが、この値に限定されるもので
はなく、０．２５〜１．０μｍの範囲の値であることが
好ましい。この値に応じて、窒化シリコン膜１３１（場
合により、タングステンシリサイド膜１４１ａ，金膜１
４２ａ等）の膜厚も適宜変更される。
ングステンシリサイド膜と金膜との積層膜であったが、
これに限定されるものではない。タングステンシリサイ
ド膜の代りに、モリブデンシリサイド膜，チタン・タン
グステンシリサイド膜等の他の高融点金属シリサイド膜
を用いることができる。また、開口部１２１ａの所定の
幅は０．５μｍであったが、この値に限定されるもので
はなく、０．２５〜１．０μｍの範囲の値であることが
好ましい。この値に応じて、窒化シリコン膜１３１（場
合により、タングステンシリサイド膜１４１ａ，金膜１
４２ａ等）の膜厚も適宜変更される。
【００１９】ＭＥＳＦＥＴの製造工程の断面図である図
２を参照すると、本発明の第２の実施例は、上記第１の
実施例と異なり、絶縁膜，薄膜がそれぞれ窒化シリコン
膜，酸化シリコン膜からなり、以下のようになってい
る。
２を参照すると、本発明の第２の実施例は、上記第１の
実施例と異なり、絶縁膜，薄膜がそれぞれ窒化シリコン
膜，酸化シリコン膜からなり、以下のようになってい
る。
【００２０】まず、上記第１の実施例と同様の方法によ
り、半絶縁性基板であるＧａＡｓ基板１０１表面上に、
エピタキシャル成長法等によりｎ型のＧａＡｓからなる
動作層１０２が形成される。続いて、この動作層１０２
の全面を覆う（絶縁膜である）５００ｎｍ程度の膜厚の
窒化シリコン膜１１２が、例えばＰＥＣＶＤ法により形
成される。公知のフォトリソグラフィ技術と公知の異方
性プラズマエッチング技術とにより、この窒化シリコン
膜１１２に、開口部１２１ｂが形成される。上記動作層
１０２に達する部分でのこの開口部１２１ｂの（開口）
幅は、０．５μｍ（所定の幅）である〔図２（ａ）〕。
り、半絶縁性基板であるＧａＡｓ基板１０１表面上に、
エピタキシャル成長法等によりｎ型のＧａＡｓからなる
動作層１０２が形成される。続いて、この動作層１０２
の全面を覆う（絶縁膜である）５００ｎｍ程度の膜厚の
窒化シリコン膜１１２が、例えばＰＥＣＶＤ法により形
成される。公知のフォトリソグラフィ技術と公知の異方
性プラズマエッチング技術とにより、この窒化シリコン
膜１１２に、開口部１２１ｂが形成される。上記動作層
１０２に達する部分でのこの開口部１２１ｂの（開口）
幅は、０．５μｍ（所定の幅）である〔図２（ａ）〕。
【００２１】次に、全面に薄膜である酸化シリコン膜１
３２が、例えばＬＰＣＶＤ法により、形成される〔図２
（ｂ）〕。この酸化シリコン膜１３２の膜厚は、窒化シ
リコン膜１１２上面上と開口部１２１ｂの側壁とでほぼ
等しく１００ｎｍ程度であり、上記開口部１２１ｂの所
定の幅の１／２より小さな値にしてある。本実施例によ
り得られるＴ字型（もしくはＹ字型）のゲート電極のゲ
ート長も、開口部１２１ｂの所定の幅と酸化シリコン膜
１３２の膜厚とから決定される。
３２が、例えばＬＰＣＶＤ法により、形成される〔図２
（ｂ）〕。この酸化シリコン膜１３２の膜厚は、窒化シ
リコン膜１１２上面上と開口部１２１ｂの側壁とでほぼ
等しく１００ｎｍ程度であり、上記開口部１２１ｂの所
定の幅の１／２より小さな値にしてある。本実施例によ
り得られるＴ字型（もしくはＹ字型）のゲート電極のゲ
ート長も、開口部１２１ｂの所定の幅と酸化シリコン膜
１３２の膜厚とから決定される。
【００２２】続いて、この酸化シリコン膜１３２に対し
て公知の異方性エッチングによるエッチバックが行なわ
れ、酸化シリコン膜からなるサイドウォール・スペーサ
１３２ｂが形成される。このサイドウォール・スペーサ
１３２ｂの幅は、概ね酸化シリコン膜１３２の膜厚に等
しい〔図２（ｃ）〕。
て公知の異方性エッチングによるエッチバックが行なわ
れ、酸化シリコン膜からなるサイドウォール・スペーサ
１３２ｂが形成される。このサイドウォール・スペーサ
１３２ｂの幅は、概ね酸化シリコン膜１３２の膜厚に等
しい〔図２（ｃ）〕。
【００２３】次に、上記第１の実施例と同様に、全面に
１００ｎｍ程度の膜厚のタングステンシリサイド膜と４
００ｎｍ程度の膜厚の金膜とが順次形成され、これらの
金膜およびタングステンシリサイド膜が順次パターニン
グされ、タングステンシリサイド膜１４１ｂと金膜１４
２ｂとからなるゲート電極１５１ｂが形成される。（少
なくとも動作層１０２に達する部分における）この開口
部１２１ｂを覆う領域では、このゲート電極１５１ｂの
断面形状はＴ字型（もしくはＹ字型）をなす〔図２
（ｄ）〕。
１００ｎｍ程度の膜厚のタングステンシリサイド膜と４
００ｎｍ程度の膜厚の金膜とが順次形成され、これらの
金膜およびタングステンシリサイド膜が順次パターニン
グされ、タングステンシリサイド膜１４１ｂと金膜１４
２ｂとからなるゲート電極１５１ｂが形成される。（少
なくとも動作層１０２に達する部分における）この開口
部１２１ｂを覆う領域では、このゲート電極１５１ｂの
断面形状はＴ字型（もしくはＹ字型）をなす〔図２
（ｄ）〕。
【００２４】続いて、窒化シリコン膜１１２が、燐酸に
よるウェトエッチングにより、選択的に除去される。こ
の燐酸によるウェットエッチングの温度は、５０〜７０
℃が適当である。このとき、窒化シリコン膜１１２に比
べて、酸化シリコン膜のエッチングレートは充分に低い
値である。このため、このゲート電極１５１ｂの脚部の
部分でのタングステンシリサイド膜１４１ｂは、酸化シ
リコン膜からなるサイドウォール・スペーサ１３２ｂに
より、このエッチングから保護される〔図２（ｅ）〕。
その後上記第１の実施例と同様に、ｎ+ 型のソース・ド
レイン領域（図示せず），パッシベーション膜（図示せ
ず），ソース・ドレイン電極（図示せず）等の形成が行
なわれ、本実施例によるＭＥＳＦＥＴが完成する。
よるウェトエッチングにより、選択的に除去される。こ
の燐酸によるウェットエッチングの温度は、５０〜７０
℃が適当である。このとき、窒化シリコン膜１１２に比
べて、酸化シリコン膜のエッチングレートは充分に低い
値である。このため、このゲート電極１５１ｂの脚部の
部分でのタングステンシリサイド膜１４１ｂは、酸化シ
リコン膜からなるサイドウォール・スペーサ１３２ｂに
より、このエッチングから保護される〔図２（ｅ）〕。
その後上記第１の実施例と同様に、ｎ+ 型のソース・ド
レイン領域（図示せず），パッシベーション膜（図示せ
ず），ソース・ドレイン電極（図示せず）等の形成が行
なわれ、本実施例によるＭＥＳＦＥＴが完成する。
【００２５】上記第２の実施例は、上記第１の実施例の
有する効果を有する。さらに、わずかではあるが、本実
施例は上記第１の実施例よりゲート電極の寄生容量が低
減される。
有する効果を有する。さらに、わずかではあるが、本実
施例は上記第１の実施例よりゲート電極の寄生容量が低
減される。
【００２６】ＭＥＳＦＥＴの製造工程の断面図である図
３を参照すると、本発明の第３の実施例は、薄膜が非晶
質シリコン膜からなるという点で上記第１の実施例と異
なっており、以下のようになっている。
３を参照すると、本発明の第３の実施例は、薄膜が非晶
質シリコン膜からなるという点で上記第１の実施例と異
なっており、以下のようになっている。
【００２７】まず、上記第１の実施例と同様の方法によ
り、ＧａＡｓ基板１０１表面上にエピタキシャル成長法
等によりｎ型のＧａＡｓからなる動作層１０２が形成さ
れ、この動作層１０２の全面を覆う（絶縁膜である）５
００ｎｍ程度の膜厚の酸化シリコン膜１１１ｃが形成さ
れ、この酸化シリコン膜１１１ｃに開口部１２１ｃが形
成される。上記動作層１０２に達する部分でのこの開口
部１２１ｃの（開口）幅は、０．５μｍ（所定の幅）で
ある〔図３（ａ）〕。
り、ＧａＡｓ基板１０１表面上にエピタキシャル成長法
等によりｎ型のＧａＡｓからなる動作層１０２が形成さ
れ、この動作層１０２の全面を覆う（絶縁膜である）５
００ｎｍ程度の膜厚の酸化シリコン膜１１１ｃが形成さ
れ、この酸化シリコン膜１１１ｃに開口部１２１ｃが形
成される。上記動作層１０２に達する部分でのこの開口
部１２１ｃの（開口）幅は、０．５μｍ（所定の幅）で
ある〔図３（ａ）〕。
【００２８】次に、全面に（薄膜である）非晶質シリコ
ン膜１３３が、例えばスパッタリング等の方法により形
成される。この非晶質シリコン膜１３３の膜厚は、酸化
シリコン膜１１１ｃ上面上では２００ｎｍ程度あり、開
口部１２１ｃの側壁では１２０ｎｍ程度である〔図３
（ｂ）〕。開口部１２１ｃの側壁での非晶質シリコン膜
１３３の膜厚としては、上記開口部１２１ｃの所定の幅
の１／２より小さな値である。本実施例により得られる
Ｔ字型（もしくはＹ字型）のゲート電極のゲート長も、
開口部１２１ｃの所定の幅と非晶質シリコン膜１３３の
膜厚とから決定される。なお、非晶質シリコン膜１３３
の代りに、多結晶シリコン膜を形成してもよい。
ン膜１３３が、例えばスパッタリング等の方法により形
成される。この非晶質シリコン膜１３３の膜厚は、酸化
シリコン膜１１１ｃ上面上では２００ｎｍ程度あり、開
口部１２１ｃの側壁では１２０ｎｍ程度である〔図３
（ｂ）〕。開口部１２１ｃの側壁での非晶質シリコン膜
１３３の膜厚としては、上記開口部１２１ｃの所定の幅
の１／２より小さな値である。本実施例により得られる
Ｔ字型（もしくはＹ字型）のゲート電極のゲート長も、
開口部１２１ｃの所定の幅と非晶質シリコン膜１３３の
膜厚とから決定される。なお、非晶質シリコン膜１３３
の代りに、多結晶シリコン膜を形成してもよい。
【００２９】続いて、この非晶質シリコン膜１３３に対
して例えばＳＦ6 をエッチングガスに用いた異方性エッ
チングによるエッチバックが行なわれ、非晶質シリコン
膜からなるサイドウォール・スペーサ１３３ｃが形成さ
れる。このサイドウォール・スペーサ１３１ｃの幅は、
概ね非晶質シリコン膜１３３の膜厚（１２０ｎｍ程度）
に等しい〔図３（ｃ）〕。
して例えばＳＦ6 をエッチングガスに用いた異方性エッ
チングによるエッチバックが行なわれ、非晶質シリコン
膜からなるサイドウォール・スペーサ１３３ｃが形成さ
れる。このサイドウォール・スペーサ１３１ｃの幅は、
概ね非晶質シリコン膜１３３の膜厚（１２０ｎｍ程度）
に等しい〔図３（ｃ）〕。
【００３０】次に、上記第１の実施例と同様の方法によ
り、全面に１００ｎｍ程度の膜厚のタングステンシリサ
イド膜，４００ｎｍ程度の膜厚の金膜が形成され、これ
らの金膜およびタングステンシリサイド膜がパターニン
グされてタングステンシリサイド膜１４１ｃと金膜１４
２ｃとからなるゲート電極１５１ｃが形成される〔図３
（ｄ）〕。
り、全面に１００ｎｍ程度の膜厚のタングステンシリサ
イド膜，４００ｎｍ程度の膜厚の金膜が形成され、これ
らの金膜およびタングステンシリサイド膜がパターニン
グされてタングステンシリサイド膜１４１ｃと金膜１４
２ｃとからなるゲート電極１５１ｃが形成される〔図３
（ｄ）〕。
【００３１】続いて、上記第１の実施例と同様に、酸化
シリコン膜１１１ｃが、バッファード弗酸によるウェト
エッチングにより、選択的に除去される。このバッファ
ード弗酸による非晶質シリコン膜のエッチングレート
は、酸化シリコン膜１１１ｃの１／１００程度である。
このためこのウェットエッチングでは非晶質シリコン膜
からなるサイドウォール・スペーサ１３３ｃはほとんど
エッチングされない。したがって、特にこのゲート電極
１５１ｃの脚部の部分でのタングステンシリサイド膜１
４１ｃは、このエッチングから保護される〔図３
（ｅ）〕。その後、ｎ+型のソース・ドレイン領域（図
示せず），パッシベーション膜（図示せず），ソース・
ドレイン電極（図示せず）等の形成が行なわれ、本実施
例の採用されたＭＥＳＦＥＴが完成する。
シリコン膜１１１ｃが、バッファード弗酸によるウェト
エッチングにより、選択的に除去される。このバッファ
ード弗酸による非晶質シリコン膜のエッチングレート
は、酸化シリコン膜１１１ｃの１／１００程度である。
このためこのウェットエッチングでは非晶質シリコン膜
からなるサイドウォール・スペーサ１３３ｃはほとんど
エッチングされない。したがって、特にこのゲート電極
１５１ｃの脚部の部分でのタングステンシリサイド膜１
４１ｃは、このエッチングから保護される〔図３
（ｅ）〕。その後、ｎ+型のソース・ドレイン領域（図
示せず），パッシベーション膜（図示せず），ソース・
ドレイン電極（図示せず）等の形成が行なわれ、本実施
例の採用されたＭＥＳＦＥＴが完成する。
【００３２】上記第３の実施例は、上記第１の実施例の
有する効果を有する。さらに本実施例では、この実施例
特有の効果を有している。すなわち、非晶質シリコン膜
１３３の熱膨張率（２．６×１０-6℃-1）が（窒化シリ
コン膜や酸化シリコン膜に比べて）ＧａＡｓ基板１０１
の熱膨張率（５×１０-7℃-1）に近いことから、上記第
１および第２の実施例に比べて、本実施例では、温度に
対するストレスが小さくなる。
有する効果を有する。さらに本実施例では、この実施例
特有の効果を有している。すなわち、非晶質シリコン膜
１３３の熱膨張率（２．６×１０-6℃-1）が（窒化シリ
コン膜や酸化シリコン膜に比べて）ＧａＡｓ基板１０１
の熱膨張率（５×１０-7℃-1）に近いことから、上記第
１および第２の実施例に比べて、本実施例では、温度に
対するストレスが小さくなる。
【００３３】ＭＥＳＦＥＴの製造工程の断面図である図
４を参照すると、本発明の第４の実施例は、薄膜がタン
グステン膜からなるという点で上記第１の実施例と異な
っており、以下のようになっている。
４を参照すると、本発明の第４の実施例は、薄膜がタン
グステン膜からなるという点で上記第１の実施例と異な
っており、以下のようになっている。
【００３４】まず、上記第１の実施例と同様の方法によ
り、ＧａＡｓ基板１０１表面上にエピタキシャル成長法
等によりｎ型のＧａＡｓからなる動作層１０２が形成さ
れ、この動作層１０２の全面を覆う（絶縁膜である）５
００ｎｍ程度の膜厚の酸化シリコン膜１１１ｄが形成さ
れ、この酸化シリコン膜１１１ｄに開口部１２１ｄが形
成される。上記動作層１０２に達する部分でのこの開口
部１２１ｄの（開口）幅は、０．５μｍ（所定の幅）で
ある〔図４（ａ）〕。
り、ＧａＡｓ基板１０１表面上にエピタキシャル成長法
等によりｎ型のＧａＡｓからなる動作層１０２が形成さ
れ、この動作層１０２の全面を覆う（絶縁膜である）５
００ｎｍ程度の膜厚の酸化シリコン膜１１１ｄが形成さ
れ、この酸化シリコン膜１１１ｄに開口部１２１ｄが形
成される。上記動作層１０２に達する部分でのこの開口
部１２１ｄの（開口）幅は、０．５μｍ（所定の幅）で
ある〔図４（ａ）〕。
【００３５】次に、全面に（薄膜であり高融点金属膜で
ある）タングステン膜１３４が、例えばスパッタリング
等の方法により形成される。このタングステン膜１３４
の膜厚は、酸化シリコン膜１１１ｄ上面上では２００ｎ
ｍ程度あり、開口部１２１ｄの側壁では１２０ｎｍ程度
である〔図４（ｂ）〕。開口部１２１ｄの側壁でのタン
グステン膜１３４の膜厚としては、上記開口部１２１ｄ
の所定の幅の１／２より小さな値である。本実施例によ
り得られるＴ字型（もしくはＹ字型）のゲート電極のゲ
ート長も、開口部１２１ｄの所定の幅とタングステン膜
１３４の膜厚とから決定される。
ある）タングステン膜１３４が、例えばスパッタリング
等の方法により形成される。このタングステン膜１３４
の膜厚は、酸化シリコン膜１１１ｄ上面上では２００ｎ
ｍ程度あり、開口部１２１ｄの側壁では１２０ｎｍ程度
である〔図４（ｂ）〕。開口部１２１ｄの側壁でのタン
グステン膜１３４の膜厚としては、上記開口部１２１ｄ
の所定の幅の１／２より小さな値である。本実施例によ
り得られるＴ字型（もしくはＹ字型）のゲート電極のゲ
ート長も、開口部１２１ｄの所定の幅とタングステン膜
１３４の膜厚とから決定される。
【００３６】続いて、このタングステン膜１３４に対し
て例えばＳＦ6 をエッチングガスに用いた異方性エッチ
ングによるエッチバックが行なわれ、非晶質シリコン膜
からなるサイドウォール・スペーサ１３１ｄが形成され
る。このサイドウォール・スペーサ１３１ｄの幅は、概
ねタングステン膜１３４の膜厚（１２０ｎｍ程度）に等
しい〔図４（ｃ）〕。
て例えばＳＦ6 をエッチングガスに用いた異方性エッチ
ングによるエッチバックが行なわれ、非晶質シリコン膜
からなるサイドウォール・スペーサ１３１ｄが形成され
る。このサイドウォール・スペーサ１３１ｄの幅は、概
ねタングステン膜１３４の膜厚（１２０ｎｍ程度）に等
しい〔図４（ｃ）〕。
【００３７】次に、上記第１の実施例と同様の方法によ
り、全面に１００ｎｍ程度の膜厚のタングステンシリサ
イド膜，４００ｎｍ程度の膜厚の金膜が形成され、これ
らの金膜およびタングステンシリサイド膜がパターニン
グされて金膜１４２ｄとタングステンシリサイド膜１４
１ｄとからなるゲート電極１５１ｄが形成される〔図４
（ｄ）〕。
り、全面に１００ｎｍ程度の膜厚のタングステンシリサ
イド膜，４００ｎｍ程度の膜厚の金膜が形成され、これ
らの金膜およびタングステンシリサイド膜がパターニン
グされて金膜１４２ｄとタングステンシリサイド膜１４
１ｄとからなるゲート電極１５１ｄが形成される〔図４
（ｄ）〕。
【００３８】続いて、上記第１の実施例と同様に、酸化
シリコン膜１１１ｄが、バッファード弗酸によるウェト
エッチングにより、選択的に除去される。このバッファ
ード弗酸では、タングステン膜（からなるサイドウォー
ル・スペーサ１３１ｄ）はほとんどエッチングされな
い。したがって、特にこのゲート電極１５１ｄの脚部下
端の部分でのタングステンシリサイド膜１４１ｄは、こ
のエッチングから保護される〔図４（ｅ）〕。その後、
ｎ+ 型のソース・ドレイン領域（図示せず），パッシベ
ーション膜（図示せず），ソース・ドレイン電極（図示
せず）等の形成が行なわれ、本実施例の採用されたＭＥ
ＳＦＥＴが完成する。
シリコン膜１１１ｄが、バッファード弗酸によるウェト
エッチングにより、選択的に除去される。このバッファ
ード弗酸では、タングステン膜（からなるサイドウォー
ル・スペーサ１３１ｄ）はほとんどエッチングされな
い。したがって、特にこのゲート電極１５１ｄの脚部下
端の部分でのタングステンシリサイド膜１４１ｄは、こ
のエッチングから保護される〔図４（ｅ）〕。その後、
ｎ+ 型のソース・ドレイン領域（図示せず），パッシベ
ーション膜（図示せず），ソース・ドレイン電極（図示
せず）等の形成が行なわれ、本実施例の採用されたＭＥ
ＳＦＥＴが完成する。
【００３９】上記第４の実施例は、上記第１の実施例の
有する効果を有する。さらに本実施例では、ゲート電極
１５１ｄの脚部の側面に残置されたサイドウォール・ス
ペーサ１３１ｄが絶縁膜ではないため、上記第１，第２
および第３の実施例に比べて、ゲート電極の寄生容量が
低減される。
有する効果を有する。さらに本実施例では、ゲート電極
１５１ｄの脚部の側面に残置されたサイドウォール・ス
ペーサ１３１ｄが絶縁膜ではないため、上記第１，第２
および第３の実施例に比べて、ゲート電極の寄生容量が
低減される。
【００４０】なお、上記第４の実施例では、高融点金属
膜および高融点金属シリサイド膜としてタングステン膜
およびタングステンシリサイド膜を採用したが、これに
限定されるものではない。例えば、高融点金属シリサイ
ド膜がタングステンシリサイド膜である場合でも、タン
グステン膜以外の高融点金属膜を用いてもよい。これと
は逆に、高融点金属膜がタングステン膜である場合で
も、タングステンシリサイド膜以外の高融点金属シリサ
イド膜を用いてもよい。
膜および高融点金属シリサイド膜としてタングステン膜
およびタングステンシリサイド膜を採用したが、これに
限定されるものではない。例えば、高融点金属シリサイ
ド膜がタングステンシリサイド膜である場合でも、タン
グステン膜以外の高融点金属膜を用いてもよい。これと
は逆に、高融点金属膜がタングステン膜である場合で
も、タングステンシリサイド膜以外の高融点金属シリサ
イド膜を用いてもよい。
【００４１】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によると、ＭＥＳＦＥＴのＴ字型もしくはＹ
字型のゲート電極の加工性に優れ，得られたゲート電極
の電気特性がのばらつきが少なく，さらに電気特性の劣
化が少なくなる。
の製造方法によると、ＭＥＳＦＥＴのＴ字型もしくはＹ
字型のゲート電極の加工性に優れ，得られたゲート電極
の電気特性がのばらつきが少なく，さらに電気特性の劣
化が少なくなる。
【図１】本発明の第１の実施例の製造工程の断面図であ
る。
る。
【図２】本発明の第２の実施例の製造工程の断面図であ
る。
る。
【図３】本発明の第３の実施例の製造工程の断面図であ
る。
る。
【図４】本発明の第４の実施例の製造工程の断面図であ
る。
る。
【図５】従来のＭＥＳＦＥＴのゲート電極の製造工程の
断面図である。
断面図である。
１０１，２０１ ＧａＡｓ基板 １０２，２０２ 動作層 １１１ａ，１１１ｃ，１１１ｄ，，１３２，２１１，２
３１ 酸化シリコン膜 １１２，１３１ 窒化シリコン膜 １２１ａ〜１２１ｄ，２２１ 開口部 １３３ 非晶質シリコン膜 １３４ タングステン膜 １３１ａ，１３２ｂ，１３３ｃ，１３４ｄ，２３１ａ
サイドウォール・スペーサ １４１ａ〜１４１ｄ，２４１ タングステンシリサイ
ド膜 １４２ａ〜１４２ｄ，２４２ 金膜 １５１ａ〜１５１ｄ，２５１ ゲート電極
３１ 酸化シリコン膜 １１２，１３１ 窒化シリコン膜 １２１ａ〜１２１ｄ，２２１ 開口部 １３３ 非晶質シリコン膜 １３４ タングステン膜 １３１ａ，１３２ｂ，１３３ｃ，１３４ｄ，２３１ａ
サイドウォール・スペーサ １４１ａ〜１４１ｄ，２４１ タングステンシリサイ
ド膜 １４２ａ〜１４２ｄ，２４２ 金膜 １５１ａ〜１５１ｄ，２５１ ゲート電極
Claims (5)
- 【請求項１】 所定の領域に動作層が設けられた化合物
半導体基板の表面に、絶縁膜を形成する工程と、 所定の幅を有して，前記化合物半導体基板の表面におけ
る少なくともゲート電極形成予定領域を含む領域に達す
る開口部を、前記絶縁膜に形成する工程と、 前記絶縁膜を含めた前記化合物半導体基板の表面上に薄
膜を堆積する工程と、 異方性エッチングによるエッチバック法により、前記開
口部の側壁に前記薄膜からなるサイドウォール・スペー
サを形成する工程と、 前記絶縁膜を含めた前記化合物半導体基板の表面上に、
少なくとも最下層が高融点金属シリサイド膜からなる金
属膜を形成する工程と、 前記金属膜のパターニングを行ない、前記所定の幅より
広い幅を有して，前記開口部を覆うゲート電極を形成す
る工程と、 等方性エッチングにより、前記絶縁膜を選択的に除去す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記絶縁膜が酸化シリコン膜であり、前
記薄膜が窒化シリコン膜であることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】 前記絶縁膜が窒化シリコン膜であり、前
記薄膜が酸化シリコン膜であることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項４】 前記絶縁膜が酸化シリコン膜であり、前
記薄膜が非晶質シリコン膜もしくは多結晶シリコン膜で
あることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項５】 前記絶縁膜が酸化シリコン膜であり、前
記薄膜が高融点金属膜であることを特徴とする請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20996494A JPH07226409A (ja) | 1993-12-13 | 1994-09-02 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-311434 | 1993-12-13 | ||
| JP31143493 | 1993-12-13 | ||
| JP20996494A JPH07226409A (ja) | 1993-12-13 | 1994-09-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07226409A true JPH07226409A (ja) | 1995-08-22 |
Family
ID=26517776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20996494A Pending JPH07226409A (ja) | 1993-12-13 | 1994-09-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07226409A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003115500A (ja) * | 2001-08-03 | 2003-04-18 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2008124443A (ja) * | 2006-11-14 | 2008-05-29 | Northrop Grumman Space & Mission Systems Corp | 高電子移動度トランジスタ半導体デバイスおよびその製造方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS616870A (ja) * | 1984-06-21 | 1986-01-13 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS6173377A (ja) * | 1984-09-18 | 1986-04-15 | Sony Corp | Ｆｅｔの製造方法 |
| JPS62177973A (ja) * | 1986-01-31 | 1987-08-04 | Nec Corp | 半導体装置の製造方法 |
| JPS62243371A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63168A (ja) * | 1986-06-19 | 1988-01-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04196134A (ja) * | 1990-11-26 | 1992-07-15 | Sumitomo Electric Ind Ltd | 電界効果型トランジスタの製造方法 |
| JPH04223342A (ja) * | 1990-12-26 | 1992-08-13 | Mitsubishi Electric Corp | 半導体装置のゲート電極とその製造方法 |
| JPH053166A (ja) * | 1991-01-08 | 1993-01-08 | Nec Corp | 半導体装置 |
-
1994
- 1994-09-02 JP JP20996494A patent/JPH07226409A/ja active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS616870A (ja) * | 1984-06-21 | 1986-01-13 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS6173377A (ja) * | 1984-09-18 | 1986-04-15 | Sony Corp | Ｆｅｔの製造方法 |
| JPS62177973A (ja) * | 1986-01-31 | 1987-08-04 | Nec Corp | 半導体装置の製造方法 |
| JPS62243371A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63168A (ja) * | 1986-06-19 | 1988-01-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04196134A (ja) * | 1990-11-26 | 1992-07-15 | Sumitomo Electric Ind Ltd | 電界効果型トランジスタの製造方法 |
| JPH04223342A (ja) * | 1990-12-26 | 1992-08-13 | Mitsubishi Electric Corp | 半導体装置のゲート電極とその製造方法 |
| JPH053166A (ja) * | 1991-01-08 | 1993-01-08 | Nec Corp | 半導体装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003115500A (ja) * | 2001-08-03 | 2003-04-18 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US7335542B2 (en) | 2001-08-03 | 2008-02-26 | Fujitsu Limited | Semiconductor device with mushroom electrode and manufacture method thereof |
| US7709310B2 (en) | 2001-08-03 | 2010-05-04 | Fujitsu Limited | Semiconductor device with mushroom electrode and manufacture method thereof |
| US7888193B2 (en) | 2001-08-03 | 2011-02-15 | Fujitsu Limited | Semiconductor device with mushroom electrode and manufacture method thereof |
| US8133775B2 (en) | 2001-08-03 | 2012-03-13 | Fujitsu Limited | Semiconductor device with mushroom electrode and manufacture method thereof |
| JP2008124443A (ja) * | 2006-11-14 | 2008-05-29 | Northrop Grumman Space & Mission Systems Corp | 高電子移動度トランジスタ半導体デバイスおよびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4757028A (en) | Process for preparing a silicon carbide device | |
| US9029986B2 (en) | Transistors with dual layer passivation | |
| US5073516A (en) | Selective epitaxial growth process flow for semiconductor technologies | |
| KR100285977B1 (ko) | 엠아이에스트랜지스터및그제조방법 | |
| US6294434B1 (en) | Method of forming a metal silicide layer on a polysilicon gate structure and on a source/drain region of a MOSFET device | |
| US5897359A (en) | Method of manufacturing a silicon/silicon germanium heterojunction bipolar transistor | |
| JPH04280456A (ja) | 半導体装置及びその製造方法 | |
| JPH07226409A (ja) | 半導体装置の製造方法 | |
| JP3153632B2 (ja) | Ｓｏｉ構造の製造方法 | |
| JPH0831932A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0669236A (ja) | 薄膜トランジスタの製造方法 | |
| JP2663902B2 (ja) | 微細トレンチの埋め込み方法、微細電極の製造方法、微細ホールの埋め込み方法、及び微細金属配線の製造方法 | |
| US6764912B1 (en) | Passivation of nitride spacer | |
| KR19980069823A (ko) | 실리사이드층 형성방법 및 반도체 집적회로 | |
| JPH11274505A (ja) | 薄膜トランジスタ構造およびその製造方法 | |
| JPH05175506A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3160811B2 (ja) | 半導体素子の配線形成方法 | |
| JP3451930B2 (ja) | 半導体素子の素子分離絶縁膜形成方法 | |
| JP2555979B2 (ja) | 半導体装置の製造方法 | |
| JP3234144B2 (ja) | シリサイドゲート電極の形成方法 | |
| KR100199007B1 (ko) | 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법 | |
| JPH0817850A (ja) | 電界効果型トランジスタのゲート電極及びその製造方法 | |
| JP3293127B2 (ja) | バイポーラトランジスタの作製方法 | |
| JPH10209435A (ja) | 半導体装置及びその製造方法 | |
| JPH0714801A (ja) | 半導体装置及び半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970617 |