JPS6316928B2 - - Google Patents
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- Publication number
- JPS6316928B2 JPS6316928B2 JP57228868A JP22886882A JPS6316928B2 JP S6316928 B2 JPS6316928 B2 JP S6316928B2 JP 57228868 A JP57228868 A JP 57228868A JP 22886882 A JP22886882 A JP 22886882A JP S6316928 B2 JPS6316928 B2 JP S6316928B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- signal
- aperture
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/02—Analogue recording or reproducing
- G11B20/025—Error detection or correction
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はミユーテイング回路に係り、グリツチ
を除去するためのアパーチヤ信号のアパーチヤ比
をミユート制御信号のレベルに応じて変化させ出
力されるPAM信号の出力エネルギーを変化させ
ることにより、歪を発生せずSN比が悪化せず、
簡単な回路構成で済むミユーテイング回路を提供
することを目的とする。
を除去するためのアパーチヤ信号のアパーチヤ比
をミユート制御信号のレベルに応じて変化させ出
力されるPAM信号の出力エネルギーを変化させ
ることにより、歪を発生せずSN比が悪化せず、
簡単な回路構成で済むミユーテイング回路を提供
することを目的とする。
一般に、PCM信号等のデイジタル信号伝送系
においては伝送されたデイジタル信号に対して誤
り検出及び誤り訂正が行なわれるが、このデイジ
タル信号に誤り訂正能力を上回る誤まりが生じた
場合、この伝送デイジタル信号より得られる再生
信号の出力をミユーテイングする。これは再生信
号が音声信号であるとき、再生音に異常音等の雑
音が発生するのを防止するためである。この再生
音声信号のミユーテイングを第１図Ａに示す如く
急激に行なつた場合、再生音声信号の遮断時t1及
び導通時t2に過渡的なクリツク音を生ずるため、
第１図Ｂに示す如く遮断時には再生音声信号のレ
ベルを徐々に減衰させ、導通時にはこの音声信号
レベルを徐々に立上げるミユーテイング方法いわ
ゆるソフトミユーテイングによつてクリツク音の
発生を防止している。この再生音声信号を徐々に
減衰及び立上げる方法として、伝送されたデイジ
タル信号をデイジタル演算する方法が従来よりあ
るが、これはデイジタル演算回路が必要なため回
路が複雑高価になるという欠点があつた。また、
従来よりデイジタル信号をＤ／Ａ変換して得た再
生音声信号の利得を徐々に変化させる方法がある
が、この方法はアナログ信号系を操作するため歪
を増加させSN比が悪化する等の欠点があつた。
においては伝送されたデイジタル信号に対して誤
り検出及び誤り訂正が行なわれるが、このデイジ
タル信号に誤り訂正能力を上回る誤まりが生じた
場合、この伝送デイジタル信号より得られる再生
信号の出力をミユーテイングする。これは再生信
号が音声信号であるとき、再生音に異常音等の雑
音が発生するのを防止するためである。この再生
音声信号のミユーテイングを第１図Ａに示す如く
急激に行なつた場合、再生音声信号の遮断時t1及
び導通時t2に過渡的なクリツク音を生ずるため、
第１図Ｂに示す如く遮断時には再生音声信号のレ
ベルを徐々に減衰させ、導通時にはこの音声信号
レベルを徐々に立上げるミユーテイング方法いわ
ゆるソフトミユーテイングによつてクリツク音の
発生を防止している。この再生音声信号を徐々に
減衰及び立上げる方法として、伝送されたデイジ
タル信号をデイジタル演算する方法が従来よりあ
るが、これはデイジタル演算回路が必要なため回
路が複雑高価になるという欠点があつた。また、
従来よりデイジタル信号をＤ／Ａ変換して得た再
生音声信号の利得を徐々に変化させる方法がある
が、この方法はアナログ信号系を操作するため歪
を増加させSN比が悪化する等の欠点があつた。
本発明は上記の欠点を除去したものであり、第
２図以下と共にその一実施例につき説明する。
２図以下と共にその一実施例につき説明する。
まず、本発明回路を説明する前に、第２図Ａに
示す如き例えば１ビツトの伝送されたデイジタル
信号はＤ／Ａ変換器にて第２図Ｂに示す如きアナ
ログ信号に変換されるが、このときアナログ信号
の各ステツプにはグリツチｇを生じ、かつセトリ
ング時間が必要であるために変換誤差を生じる。
この変換誤差を除去するためには第２図Ｂのアナ
ログ信号を第２図Ｃに示すデイジタル信号に同期
したサンプリングパルスでサンプルホールドして
第２図Ｄに示す出力信号を得る方法と、第２図Ｅ
に示すデイジタル信号に同期したアパーチヤパル
スのハイレベル期間だけ第２図Ｂのアナログ信号
を取り出し第２図Ｆに示す出力信号を得る方法と
がある。
示す如き例えば１ビツトの伝送されたデイジタル
信号はＤ／Ａ変換器にて第２図Ｂに示す如きアナ
ログ信号に変換されるが、このときアナログ信号
の各ステツプにはグリツチｇを生じ、かつセトリ
ング時間が必要であるために変換誤差を生じる。
この変換誤差を除去するためには第２図Ｂのアナ
ログ信号を第２図Ｃに示すデイジタル信号に同期
したサンプリングパルスでサンプルホールドして
第２図Ｄに示す出力信号を得る方法と、第２図Ｅ
に示すデイジタル信号に同期したアパーチヤパル
スのハイレベル期間だけ第２図Ｂのアナログ信号
を取り出し第２図Ｆに示す出力信号を得る方法と
がある。
ここで、第２図Ｄ，Ｆの出力信号はアパーチヤ
効果により高域周波数成分が減衰するが、その減
衰量は第２図Ｄ，Ｆの出力信号夫々で異なつてい
る。第２図Ｅのアパーチヤパルスの周期Ｔ及びゲ
ーテイングを行なうアパーチヤタイムt0により表
わされるアパーチヤ比t0／Ｔが小さい程上記減衰
量は小さくなる。例えばアパーチヤ比t0／Ｔが1/
４のとき伝送上限周波数すなわちサンプリング周
波数の1/2の周波数における減衰量は0.22dBであ
るが、第２図Ｄの出力信号はアパーチヤ比が最大
(1)のアパーチヤパルスでゲーテイングされたもの
と等しく、伝送上限周波数すなわちサンプリング
周波数の1/2の周波数における減衰量は3.9dBと
かなり大きく、出力信号が音声信号である場合は
問題となる。従つてアパーチヤパルスのハイレベ
ル期間だけアナログ信号を取り出すアパーチヤ回
路を用いる方法がアパーチヤ効果の低減に有利で
あり、本発明はこのアパーチヤ回路を用いた方法
に適用されるものである。
効果により高域周波数成分が減衰するが、その減
衰量は第２図Ｄ，Ｆの出力信号夫々で異なつてい
る。第２図Ｅのアパーチヤパルスの周期Ｔ及びゲ
ーテイングを行なうアパーチヤタイムt0により表
わされるアパーチヤ比t0／Ｔが小さい程上記減衰
量は小さくなる。例えばアパーチヤ比t0／Ｔが1/
４のとき伝送上限周波数すなわちサンプリング周
波数の1/2の周波数における減衰量は0.22dBであ
るが、第２図Ｄの出力信号はアパーチヤ比が最大
(1)のアパーチヤパルスでゲーテイングされたもの
と等しく、伝送上限周波数すなわちサンプリング
周波数の1/2の周波数における減衰量は3.9dBと
かなり大きく、出力信号が音声信号である場合は
問題となる。従つてアパーチヤパルスのハイレベ
ル期間だけアナログ信号を取り出すアパーチヤ回
路を用いる方法がアパーチヤ効果の低減に有利で
あり、本発明はこのアパーチヤ回路を用いた方法
に適用されるものである。
第３図は本発明になるミユーテイング回路の一
実施例のブロツク系統図を示す。
実施例のブロツク系統図を示す。
同図中、１は伝送されたデイジタル信号が誤り
検出及び誤り訂正された後入来する入力端子であ
り、このデイジタル信号はＤ／Ａ変換器２に供給
される。Ｄ／Ａ変換器２はデイジタル信号をＤ／
Ａ変換して第４図Ａに示す如きアナログ信号ａを
得、これをアパーチヤ回路３に供給する。次に、
入力端子４からは第４図Ｂに示す如くデイジタル
信号に同期してアナログ信号ａの各ステツプの安
定した期間にそのハイレベル期間が対応したアパ
ーチヤパルスｂが入来し、アンド回路５の一方の
入力端子に供給される。また、入力端子６からは
ミユート制御信号ｃが入来しパルス発生回路７に
供給される。このミユート制御信号は、上記伝送
されたデイジタル信号の誤り訂正時に例えば誤り
訂正が可能な場合ローレベル、誤り訂正が不可能
な場合ハイレベルでありそのローレベル（ハイレ
ベル）からハイレベル（ローレベル）への遷移に
所定時間を必要とする第４図Ｃに示す如きもので
ある。ただし、第４図Ｃにおいては説明の都合上
その遷移時間を短縮しており、このミユート制御
信号ｃの立上り及び立下り時点はデイジタル信号
に同期したものである。
検出及び誤り訂正された後入来する入力端子であ
り、このデイジタル信号はＤ／Ａ変換器２に供給
される。Ｄ／Ａ変換器２はデイジタル信号をＤ／
Ａ変換して第４図Ａに示す如きアナログ信号ａを
得、これをアパーチヤ回路３に供給する。次に、
入力端子４からは第４図Ｂに示す如くデイジタル
信号に同期してアナログ信号ａの各ステツプの安
定した期間にそのハイレベル期間が対応したアパ
ーチヤパルスｂが入来し、アンド回路５の一方の
入力端子に供給される。また、入力端子６からは
ミユート制御信号ｃが入来しパルス発生回路７に
供給される。このミユート制御信号は、上記伝送
されたデイジタル信号の誤り訂正時に例えば誤り
訂正が可能な場合ローレベル、誤り訂正が不可能
な場合ハイレベルでありそのローレベル（ハイレ
ベル）からハイレベル（ローレベル）への遷移に
所定時間を必要とする第４図Ｃに示す如きもので
ある。ただし、第４図Ｃにおいては説明の都合上
その遷移時間を短縮しており、このミユート制御
信号ｃの立上り及び立下り時点はデイジタル信号
に同期したものである。
パルス発生回路７は例えば内蔵する発振器又は
別途供給される高周波数のクロツク信号よりその
周期がアパーチヤパルスｂに同期し（アパーチヤ
パルスｂの立上り時点より一定時間前に立上る）、
かつパルス幅がミユート制御信号ｃのレベルに対
応した第４図Ｄに示す如きパルスｄを発生して、
これをアンド回路５の他方の入力端子に供給す
る。アンド回路５はアパーチヤパルスｂとパルス
ｄとの論理積をとつて第４図Ｅに示す如くアパー
チヤ比がミユート制御信号ｃのレベルに対応した
制御パルスｅとし、アパーチヤ回路３の制御入力
端子に供給する。アパーチヤ回路３は制御パルス
ｅのハイレベル期間だけアナログ信号ａを取り出
して第４図Ｆに示す如きPAM（パルス振幅変調）
信号を得、これを出力端子８より出力する。
別途供給される高周波数のクロツク信号よりその
周期がアパーチヤパルスｂに同期し（アパーチヤ
パルスｂの立上り時点より一定時間前に立上る）、
かつパルス幅がミユート制御信号ｃのレベルに対
応した第４図Ｄに示す如きパルスｄを発生して、
これをアンド回路５の他方の入力端子に供給す
る。アンド回路５はアパーチヤパルスｂとパルス
ｄとの論理積をとつて第４図Ｅに示す如くアパー
チヤ比がミユート制御信号ｃのレベルに対応した
制御パルスｅとし、アパーチヤ回路３の制御入力
端子に供給する。アパーチヤ回路３は制御パルス
ｅのハイレベル期間だけアナログ信号ａを取り出
して第４図Ｆに示す如きPAM（パルス振幅変調）
信号を得、これを出力端子８より出力する。
このようにアパーチヤ比をミユート制御信号ｃ
のレベルで制御することにより、PAM信号は
ミユート制御信号ｃのハイレベル期間ではミユー
テイングされることなく出力され、ミユート制御
信号がローレベル期間では完全にミユーテイング
されて出力されず、ミユート制御信号の遷移期間
ではPAM信号ｆのデユーテイ比が変化し、その
結果として得られるPAM信号ｆの出力エネルギ
ーが徐々に減衰又は立上がり、いわゆるソフトミ
ユーテイングが行なわれる。ここで、ミユーテイ
ング時のアパーチヤ比は通常より小となるのでミ
ユーテイングを行ないつつあるときの出力信号の
周波数特性が通常より悪化することはない。従つ
てミユーテイングを行なうためにパルス発生回路
７とアンド回路５を付加するだけで済み、回路構
成が非常に簡単であり、また、アナログ信号系を
操作しないため、歪が増加したりSN比が悪化す
ることはない。
のレベルで制御することにより、PAM信号は
ミユート制御信号ｃのハイレベル期間ではミユー
テイングされることなく出力され、ミユート制御
信号がローレベル期間では完全にミユーテイング
されて出力されず、ミユート制御信号の遷移期間
ではPAM信号ｆのデユーテイ比が変化し、その
結果として得られるPAM信号ｆの出力エネルギ
ーが徐々に減衰又は立上がり、いわゆるソフトミ
ユーテイングが行なわれる。ここで、ミユーテイ
ング時のアパーチヤ比は通常より小となるのでミ
ユーテイングを行ないつつあるときの出力信号の
周波数特性が通常より悪化することはない。従つ
てミユーテイングを行なうためにパルス発生回路
７とアンド回路５を付加するだけで済み、回路構
成が非常に簡単であり、また、アナログ信号系を
操作しないため、歪が増加したりSN比が悪化す
ることはない。
次にパルス発生回路７の一実施例の回路図を第
５図に示す。同図中、１０は汎用のタイマーIC
（半導体集積回路）でありNE555が使用される。
このタイマーIC１０は電源端子１１より電源を
供給され、入力端子１２より第６図Ａに示すタイ
ミングパルスを供給され、更に入力端子６より第
６図Ｂに示すミユート制御信号ｃを供給されてお
り、タイミングパルスによりトリガされる単安定
マルチバイブレータを構成している。第６図Ａの
タイミングパルスの立下り時点でコンデンサC1
はコンデンサC1と抵抗R1による時定数で充電を
開始し、このコンデンサC1の両端電圧がミユー
ト制御信号ｃのレベルと一致した時点で瞬時に放
電され、コンデンサC1の電圧は第６図Ｃに示す
如く変化する。タイマーIC１０はこのコンデン
サC1が充電を開始してから放電を終るまでの期
間ハイレベルとなる第６図Ｄに示す如きパルスｄ
を発生し、出力端子１３より第３図示のアンド回
路５の入力端子に供給する。この第６図Ｂ，Ｄ
夫々に示すミユート制御信号、パルスは第４図
Ｃ，Ｄに示すものと同一である。このようにパル
ス発生器７は簡単な回路で実現できる。また、第
４図示のアパーチヤ回路３は例えばアナログスイ
ツチで構成される。
５図に示す。同図中、１０は汎用のタイマーIC
（半導体集積回路）でありNE555が使用される。
このタイマーIC１０は電源端子１１より電源を
供給され、入力端子１２より第６図Ａに示すタイ
ミングパルスを供給され、更に入力端子６より第
６図Ｂに示すミユート制御信号ｃを供給されてお
り、タイミングパルスによりトリガされる単安定
マルチバイブレータを構成している。第６図Ａの
タイミングパルスの立下り時点でコンデンサC1
はコンデンサC1と抵抗R1による時定数で充電を
開始し、このコンデンサC1の両端電圧がミユー
ト制御信号ｃのレベルと一致した時点で瞬時に放
電され、コンデンサC1の電圧は第６図Ｃに示す
如く変化する。タイマーIC１０はこのコンデン
サC1が充電を開始してから放電を終るまでの期
間ハイレベルとなる第６図Ｄに示す如きパルスｄ
を発生し、出力端子１３より第３図示のアンド回
路５の入力端子に供給する。この第６図Ｂ，Ｄ
夫々に示すミユート制御信号、パルスは第４図
Ｃ，Ｄに示すものと同一である。このようにパル
ス発生器７は簡単な回路で実現できる。また、第
４図示のアパーチヤ回路３は例えばアナログスイ
ツチで構成される。
なお、上記実施例ではミユート制御信号ｃはハ
イレベル（ローレベル）からローレベル（ハイレ
ベル）に直線的に変化させているがこの変化特性
は指数関数的又は三角関数的なものであつても良
く、この遷移時間は任意に設定して良く、上記実
施例に限定されない。
イレベル（ローレベル）からローレベル（ハイレ
ベル）に直線的に変化させているがこの変化特性
は指数関数的又は三角関数的なものであつても良
く、この遷移時間は任意に設定して良く、上記実
施例に限定されない。
上述の如く、本発明になるミユーテイング回路
は、誤り検出及び誤り訂正されたデイジタル信号
をアナログ信号に変化するＤ／Ａ変換器と、前記
アナログ信号の各ステツプの安定した期間にその
所定レベルが対応するアパーチヤパルスが一方の
入力端子に供給されるアンド回路と、前記デイジ
タル信号の誤り訂正時、誤り訂正が可能な場合は
第１のレベルであり誤り訂正が不可能な場合には
第２のレベルであつて、かつ前記第１のレベルか
ら前記第２のレベルへの遷移に所定時間を必要と
するミユート制御信号が供給され、またその周期
が前記アパーチヤパルスに同期し、かつパルス幅
が前記ミユート制御信号の振幅レベルに対応する
パルスを前記アンド回路の他方の入力端子に供給
するパルス発生回路と、前記アンド回路からの制
御パルスがその制御入力端子に供給される期間、
前記Ｄ／Ａ変換器からの前記アナログ信号を出力
するアパーチヤ回路とを有し、前記アパーチヤパ
ルスのアパーチヤ比を前記ミユート制御信号のレ
ベルに応じて変化させることによりPAM信号の
出力エネルギーを変化させてミユーテイングを行
なうため、ミユーテイング時に歪が発生せずSN
比が悪化することもなく、また、複雑で高価な回
路を必要とせず簡単な回路構成で済む等の特長を
有するものである。
は、誤り検出及び誤り訂正されたデイジタル信号
をアナログ信号に変化するＤ／Ａ変換器と、前記
アナログ信号の各ステツプの安定した期間にその
所定レベルが対応するアパーチヤパルスが一方の
入力端子に供給されるアンド回路と、前記デイジ
タル信号の誤り訂正時、誤り訂正が可能な場合は
第１のレベルであり誤り訂正が不可能な場合には
第２のレベルであつて、かつ前記第１のレベルか
ら前記第２のレベルへの遷移に所定時間を必要と
するミユート制御信号が供給され、またその周期
が前記アパーチヤパルスに同期し、かつパルス幅
が前記ミユート制御信号の振幅レベルに対応する
パルスを前記アンド回路の他方の入力端子に供給
するパルス発生回路と、前記アンド回路からの制
御パルスがその制御入力端子に供給される期間、
前記Ｄ／Ａ変換器からの前記アナログ信号を出力
するアパーチヤ回路とを有し、前記アパーチヤパ
ルスのアパーチヤ比を前記ミユート制御信号のレ
ベルに応じて変化させることによりPAM信号の
出力エネルギーを変化させてミユーテイングを行
なうため、ミユーテイング時に歪が発生せずSN
比が悪化することもなく、また、複雑で高価な回
路を必要とせず簡単な回路構成で済む等の特長を
有するものである。
第１図Ａ，Ｂはミユーテイング方法を説明する
ための波形図、第２図Ａ〜Ｆはグリツチを除去す
る方法を説明するための波形図、第３図は本発明
回路の一実施例のブロツク系統図、第４図Ａ〜Ｆ
は第３図示回路の各部波形図、第５図は第３図示
回路の一部の回路図、第６図Ａ〜Ｄは第５図示回
路の各部波形図である。 １，４，６，１２……入力端子、２……Ｄ／Ａ
変換器、３……アパーチヤ回路、５……アンド回
路、７……パルス発生回路、８，１３……出力端
子。
ための波形図、第２図Ａ〜Ｆはグリツチを除去す
る方法を説明するための波形図、第３図は本発明
回路の一実施例のブロツク系統図、第４図Ａ〜Ｆ
は第３図示回路の各部波形図、第５図は第３図示
回路の一部の回路図、第６図Ａ〜Ｄは第５図示回
路の各部波形図である。 １，４，６，１２……入力端子、２……Ｄ／Ａ
変換器、３……アパーチヤ回路、５……アンド回
路、７……パルス発生回路、８，１３……出力端
子。
Claims (1)
- １ 誤り検出及び誤り訂正されたデイジタル信号
をアナログ信号に変化するＤ／Ａ変換器と、前記
アナログ信号の各ステツプの安定した期間にその
所定レベルが対応するアパーチヤパルスが一方の
入力端子に供給されるアンド回路と、前記デイジ
タル信号の誤り訂正時、誤り訂正が可能な場合は
第１のレベルであり誤り訂正が不可能な場合には
第２のレベルであつて、かつ前記第１のレベルか
ら前記第２のレベルへの遷移に所定時間を必要と
するミユート制御信号が供給され、またその周期
が前記アパーチヤパルスに同期し、かつパルス幅
が前記ミユート制御信号の振幅レベルに対応する
パルスを前記アンド回路の他方の入力端子に供給
するパルス発生回路と、前記アンド回路からの制
御パルスがその制御入力端子に供給される期間、
前記Ｄ／Ａ変換器からの前記アナログ信号を出力
するアパーチヤ回路とを有し、前記アパーチヤパ
ルスのアパーチヤ比を前記ミユート制御信号のレ
ベルに応じて変化させることによりPAM信号の
出力エネルギーを変化させてミユーテイングを行
なうことを特徴とするミユーテイング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228868A JPS59119920A (ja) | 1982-12-27 | 1982-12-27 | ミユ−テイング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228868A JPS59119920A (ja) | 1982-12-27 | 1982-12-27 | ミユ−テイング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119920A JPS59119920A (ja) | 1984-07-11 |
| JPS6316928B2 true JPS6316928B2 (ja) | 1988-04-12 |
Family
ID=16883130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228868A Granted JPS59119920A (ja) | 1982-12-27 | 1982-12-27 | ミユ−テイング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119920A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376653A (en) * | 1976-12-18 | 1978-07-07 | Fujitsu Ltd | Digital-analog conversion circuit |
-
1982
- 1982-12-27 JP JP57228868A patent/JPS59119920A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59119920A (ja) | 1984-07-11 |
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