JPS63169579A - スキヤンデザイン回路 - Google Patents
スキヤンデザイン回路Info
- Publication number
- JPS63169579A JPS63169579A JP62002297A JP229787A JPS63169579A JP S63169579 A JPS63169579 A JP S63169579A JP 62002297 A JP62002297 A JP 62002297A JP 229787 A JP229787 A JP 229787A JP S63169579 A JPS63169579 A JP S63169579A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- flip
- input
- scan
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野〕
この発明はラッチを有する組み合わせ回路と、スキャン
バスを構成するフリップフロップとを有するスキャンデ
ザイン回路に関するものである。
バスを構成するフリップフロップとを有するスキャンデ
ザイン回路に関するものである。
（従来の技術〕
第２図は従来のスキャンデザイン回路を示す。
図において、１はＯＲゲートで、システムクロック信号
Ｃに２とシフトクロック信号ＳＣが入力される。
Ｃに２とシフトクロック信号ＳＣが入力される。
２はＯＲゲートで、シフトクロック信号ＳＣとシステム
クロツタ信号ＣＫ３が入力される。３はシフトレジスタ
で、フリップフロップ３ａ、３ｂ、３ｃにより構成され
、前記フリップフロップ３ａ、３ｂ、３ｃｇ、それぞれ
、その端子ＳＤ、端子Ｏにデータが、端子ＳＭに通常動
作モード／スキャンモード切り換え信号ＳＭが入力され
、端子Ｃに前記ＯＲゲート１の出力信号が入力される。
クロツタ信号ＣＫ３が入力される。３はシフトレジスタ
で、フリップフロップ３ａ、３ｂ、３ｃにより構成され
、前記フリップフロップ３ａ、３ｂ、３ｃｇ、それぞれ
、その端子ＳＤ、端子Ｏにデータが、端子ＳＭに通常動
作モード／スキャンモード切り換え信号ＳＭが入力され
、端子Ｃに前記ＯＲゲート１の出力信号が入力される。
また、端子ｑには、前記通常動作モード／スキャンモー
ド切り換え信号ＳＭのレベルがローレベル（Ｌ）のとき
端子りに入力されたデータが、ハイレベル（Ｈ）のとき
端子ＳＯに入力されたデータが出力される。４は組み合
わせ回路で、Ｄタイプラッチ４ａ、４ｂと、ＡＮＤゲー
ト４Ｃと、インバータ４ｄとより構成されている。前記
Ｄタイプラッチ４ａはその端子Ｄ＆：＠記フリシフリッ
プフロップ端子Ｑの出力信号が、端子Ｃにシステムクロ
ック信号ＣＫＩが入力される。端子Ｑに端子ＳＤまたは
端子りに入力されたデータが前記システムクロツク４Ｘ
号Ｃに１の立ち上がりエツジにより出力される。前記０
タイプラツチ４ｂはその端子りに前記フリップフ口ップ
３ｃの端子Ｑからの出力信号が、端子Ｃにシステムクロ
ック信号ＣＫ２が入力され、端子Ｑに端子りに入力され
たデータが前記システムクロック信号ＣＫ２の立ち上が
りエツジにより出力される。前記ＡＮＤゲート４Ｃはそ
の２入力端子の一方に前記フリップフロップ３ｂの端子
ｑからの出力信号が、もう一方の端子にＤタイプラッチ
４ｂの端子ｑからの出力信号が入力される。前記インバ
ータ４ｄはその入力端子に前記フリップフロップ３ｂの
端子Ｑからの出力信ψが入力される。５はシフトレジス
タで、フリップフロップ５ａ、５ｂ％ ５Ｃにより構成
され、前記フリップフロップ５ａ、５ｂ、５ｃは、それ
ぞれ、その端子ＳＯにデータが、端子ＳＭに通常動作モ
ード／スキャンモード切り換え信号ＳＭが、端子Ｃに前
記ＯＲゲート２の出力信号が入力される。端子ｑには、
端子ＳＤまたは端％Ｄに入力されたデータが前記ＯＲゲ
ート２から出力されるシステムクロック信号Ｃに３の立
ち上がりエツジにより出力される。また、前記フリップ
フロップ５ａの端子りに前記Ｄタイプラッチ４ａの端子
ｑからの出力信号が、前記フリップフロップ５ｂの端子
りにインバータ４ｄからの信号が、前記フリップフロッ
プ５ｃの端子りに前記ＡＮＤゲート４ｃからの出力信号
が入力される。
ド切り換え信号ＳＭのレベルがローレベル（Ｌ）のとき
端子りに入力されたデータが、ハイレベル（Ｈ）のとき
端子ＳＯに入力されたデータが出力される。４は組み合
わせ回路で、Ｄタイプラッチ４ａ、４ｂと、ＡＮＤゲー
ト４Ｃと、インバータ４ｄとより構成されている。前記
Ｄタイプラッチ４ａはその端子Ｄ＆：＠記フリシフリッ
プフロップ端子Ｑの出力信号が、端子Ｃにシステムクロ
ック信号ＣＫＩが入力される。端子Ｑに端子ＳＤまたは
端子りに入力されたデータが前記システムクロツク４Ｘ
号Ｃに１の立ち上がりエツジにより出力される。前記０
タイプラツチ４ｂはその端子りに前記フリップフ口ップ
３ｃの端子Ｑからの出力信号が、端子Ｃにシステムクロ
ック信号ＣＫ２が入力され、端子Ｑに端子りに入力され
たデータが前記システムクロック信号ＣＫ２の立ち上が
りエツジにより出力される。前記ＡＮＤゲート４Ｃはそ
の２入力端子の一方に前記フリップフロップ３ｂの端子
ｑからの出力信号が、もう一方の端子にＤタイプラッチ
４ｂの端子ｑからの出力信号が入力される。前記インバ
ータ４ｄはその入力端子に前記フリップフロップ３ｂの
端子Ｑからの出力信ψが入力される。５はシフトレジス
タで、フリップフロップ５ａ、５ｂ％ ５Ｃにより構成
され、前記フリップフロップ５ａ、５ｂ、５ｃは、それ
ぞれ、その端子ＳＯにデータが、端子ＳＭに通常動作モ
ード／スキャンモード切り換え信号ＳＭが、端子Ｃに前
記ＯＲゲート２の出力信号が入力される。端子ｑには、
端子ＳＤまたは端％Ｄに入力されたデータが前記ＯＲゲ
ート２から出力されるシステムクロック信号Ｃに３の立
ち上がりエツジにより出力される。また、前記フリップ
フロップ５ａの端子りに前記Ｄタイプラッチ４ａの端子
ｑからの出力信号が、前記フリップフロップ５ｂの端子
りにインバータ４ｄからの信号が、前記フリップフロッ
プ５ｃの端子りに前記ＡＮＤゲート４ｃからの出力信号
が入力される。
つぎに、組み合わせ回路の構成要素、例えば、ＡＮＤゲ
ート４Ｃを例にしてテスト時の動作を説明する。
ート４Ｃを例にしてテスト時の動作を説明する。
まず、通常動作モード／スキャンモード切り換え信号Ｓ
Ｍをしにしてスキャンモードを設定する。
Ｍをしにしてスキャンモードを設定する。
ついで、システムクロック信号ＣＫ２のレベルをしにす
るとともに、シフトクロック信号ＳＣをシフトレジスタ
を構成するフリップフロップ３ａ、３ｂ、３ｃの端子Ｃ
に入力し、スキャンバスＰ３を通して前記フリップ７０
ツブ３ａ、３ｂ、３ｃにＨを設定する。
るとともに、シフトクロック信号ＳＣをシフトレジスタ
を構成するフリップフロップ３ａ、３ｂ、３ｃの端子Ｃ
に入力し、スキャンバスＰ３を通して前記フリップ７０
ツブ３ａ、３ｂ、３ｃにＨを設定する。
シフトレジスタ３にデータがセットされると、通常動作
モード／スキャンモード切り換え信号ＳＭのレベルをＨ
にして通常動作モードを設定し、シフトクロック信号Ｓ
ＣのレベルをＬにする。また、システムクロック信号Ｃ
Ｋ２をＯＲゲート１を介してフリップフロップ３ａ、３
ｂ、３Ｃの端子Ｃに入力するとともに、システムクロッ
ク信号ＣＫＩ、ＣＫ２をＤタイプラッチ４ａ、４ｂの端
子Ｃにそれぞれ入力する。すると、Ｄタイプラッチ４ａ
、４ｂの端子りの入力データが端子Ｑに転送され、同時
に、フリップフロップ３ａ、３ｂ、３ｃの端子りのデー
タ、例えば、Ｌが端子Ｑに転送され、端子Ｑのレベルは
Ｈからしに変化する。
モード／スキャンモード切り換え信号ＳＭのレベルをＨ
にして通常動作モードを設定し、シフトクロック信号Ｓ
ＣのレベルをＬにする。また、システムクロック信号Ｃ
Ｋ２をＯＲゲート１を介してフリップフロップ３ａ、３
ｂ、３Ｃの端子Ｃに入力するとともに、システムクロッ
ク信号ＣＫＩ、ＣＫ２をＤタイプラッチ４ａ、４ｂの端
子Ｃにそれぞれ入力する。すると、Ｄタイプラッチ４ａ
、４ｂの端子りの入力データが端子Ｑに転送され、同時
に、フリップフロップ３ａ、３ｂ、３ｃの端子りのデー
タ、例えば、Ｌが端子Ｑに転送され、端子Ｑのレベルは
Ｈからしに変化する。
その後、再び、通常動作モード／スキャンモード切り換
え（ａ号ＳＭのレベルをＬにしてスキャンモードを設定
する。そして、上記と同様にして、システムクロック信
号Ｃに２のレベルをＬにするとともに、シフトクロック
信号ＳＣをフリップ７０ツブ３ａ、３ｂ、３ｃの端子Ｃ
に入力し、スキャンバスＰ３を通してフリップフロップ
３ａ、３ｂ、３ＣにＨをセットする。
え（ａ号ＳＭのレベルをＬにしてスキャンモードを設定
する。そして、上記と同様にして、システムクロック信
号Ｃに２のレベルをＬにするとともに、シフトクロック
信号ＳＣをフリップ７０ツブ３ａ、３ｂ、３ｃの端子Ｃ
に入力し、スキャンバスＰ３を通してフリップフロップ
３ａ、３ｂ、３ＣにＨをセットする。
データがセットされると、通常動作モード／スキャンモ
ード切り換え信号ＳＭのレベルをＨにして通常動作モー
ドを設定し、システムクロック信号Ｃに３をシフトレジ
スタ５を構成するフリップフロップ５ａ、５ｂ、５ｃの
端子Ｃに入力し、端子りの入力データを端子ｑに転送す
る。このとき、フリップフロップ５ｃの端子ＱにはＡＮ
Ｄゲート４Ｃの出力側のレベルが現われることになる。
ード切り換え信号ＳＭのレベルをＨにして通常動作モー
ドを設定し、システムクロック信号Ｃに３をシフトレジ
スタ５を構成するフリップフロップ５ａ、５ｂ、５ｃの
端子Ｃに入力し、端子りの入力データを端子ｑに転送す
る。このとき、フリップフロップ５ｃの端子ＱにはＡＮ
Ｄゲート４Ｃの出力側のレベルが現われることになる。
端子りのデータがシフトレジスタ５に取り込まれると、
通常動作モード／スキャンモード切り換え信号ＳＭのレ
ベルをＬにしてスキャンモードを設定し、ついで、シフ
トクロック信号ＳＣを前記フリップフロップ５ａ、５ｂ
、５ｃの端子Ｃに入力し、シフトレジスタ５に設定され
たデータをスキャンアウトする。
通常動作モード／スキャンモード切り換え信号ＳＭのレ
ベルをＬにしてスキャンモードを設定し、ついで、シフ
トクロック信号ＳＣを前記フリップフロップ５ａ、５ｂ
、５ｃの端子Ｃに入力し、シフトレジスタ５に設定され
たデータをスキャンアウトする。
そして、スキャンアウトされたデータと期待値とを比較
検討し、ＡＮＤゲート４ｃの出力側にＨが設定できるか
否かの診断を行なう。
検討し、ＡＮＤゲート４ｃの出力側にＨが設定できるか
否かの診断を行なう。
従来のスキャンデザイン回路は、テスト時、シフトレジ
スタに設定したデータが通常動作ごとに変化するため、
スキャンモードごとにスキャンバスを構成するフリップ
フロップにデータをセットし直さなければならず、非常
にわずられしいという問題点があった。
スタに設定したデータが通常動作ごとに変化するため、
スキャンモードごとにスキャンバスを構成するフリップ
フロップにデータをセットし直さなければならず、非常
にわずられしいという問題点があった。
この発明は、上記の問題点を解決するためになされたも
ので、テスト時、スキャンバスを構成するフリップフロ
ップにセットされたデータが、通常動作ごとに変化しな
いようにするとともに、通常動作時、すなわちテスト以
外の実際の動作時に、正常動作するスキャンデザイン回
路を得ることを目的とする。
ので、テスト時、スキャンバスを構成するフリップフロ
ップにセットされたデータが、通常動作ごとに変化しな
いようにするとともに、通常動作時、すなわちテスト以
外の実際の動作時に、正常動作するスキャンデザイン回
路を得ることを目的とする。
この発明に係るスキャンデザイン回路は、ラッチを有す
る組み合わせ回路と、スキャンパスを構成するフリップ
フロップとを有するものであって、クロック信号を前記
ラッチおよびフリップ７０ツブか、あるいは前記ラッチ
に切り換え入力する切り換え手段を設けたものである。
る組み合わせ回路と、スキャンパスを構成するフリップ
フロップとを有するものであって、クロック信号を前記
ラッチおよびフリップ７０ツブか、あるいは前記ラッチ
に切り換え入力する切り換え手段を設けたものである。
（作用〕
この発明にあける切り換え手段は、上記のように構成し
たから、クロック信号をラッチおよびフリップフロップ
か、あるいは前記ラッチに切り換え入力する。
たから、クロック信号をラッチおよびフリップフロップ
か、あるいは前記ラッチに切り換え入力する。
第１図はこの発明の一実施例を示す。図におい１〜５、
Ｐ３．Ｐ５は第２図と同一部分を示す。
Ｐ３．Ｐ５は第２図と同一部分を示す。
６は切り換え手段としての論理回路で、ＡＮＤゲー）６
ａ、６ｂ、インバータ６Ｃ１ＯＲゲート６ｄにより構成
され、前記ＡＮＤゲート６ａに通常動作モード／テスト
モード切り換え１５号ＴＳと前記システムクロック信号
ＣＫ２が、ＡＮＤゲート６ｂにラッチ専用クロック信号
ＬＣと、インバータ６Ｃを介して通常動作モード／テス
トモード切り換え信号ＴＳが％ＯＲゲート６ｄに前記＾
ＮＤゲート６ａ、６ｂの出力信号が入力される。このＯ
Ｒゲートの出力信号は前記Ｄタイプラッチ４ｂの端子Ｃ
に入力される。
ａ、６ｂ、インバータ６Ｃ１ＯＲゲート６ｄにより構成
され、前記ＡＮＤゲート６ａに通常動作モード／テスト
モード切り換え１５号ＴＳと前記システムクロック信号
ＣＫ２が、ＡＮＤゲート６ｂにラッチ専用クロック信号
ＬＣと、インバータ６Ｃを介して通常動作モード／テス
トモード切り換え信号ＴＳが％ＯＲゲート６ｄに前記＾
ＮＤゲート６ａ、６ｂの出力信号が入力される。このＯ
Ｒゲートの出力信号は前記Ｄタイプラッチ４ｂの端子Ｃ
に入力される。
この実施例が従来例と相違する点は、フリップフロップ
３Ｃにセットされたデータを、論理回路６により前記Ｄ
タイプラッチ４ｂにセットする点である。
３Ｃにセットされたデータを、論理回路６により前記Ｄ
タイプラッチ４ｂにセットする点である。
次に、この動作を説明する。
通常動作モード／テストモード切り換え信号ＴＳのレベ
ルをＬにしてテストモードを設定する。すると、論理回
路６からラッチ専用クロック信号ＬＣが出力される。こ
のラッチ専用信号ＬＣをＤタイプラッチ４ｂに、また、
システムクロック信号ＣＫＩをＤタイプラッチ４ａに入
力すると、それぞれ、フリップフロップ３ａ、３ｂにセ
ットされたデータ、すなわち端子０の入力データが端子
ｑに転送される。
ルをＬにしてテストモードを設定する。すると、論理回
路６からラッチ専用クロック信号ＬＣが出力される。こ
のラッチ専用信号ＬＣをＤタイプラッチ４ｂに、また、
システムクロック信号ＣＫＩをＤタイプラッチ４ａに入
力すると、それぞれ、フリップフロップ３ａ、３ｂにセ
ットされたデータ、すなわち端子０の入力データが端子
ｑに転送される。
従って、シフトレジスタ３にセットされたデータは変化
しない。
しない。
なお、通常動作モード／テストモード切り換え信号ＴＳ
のレベルをＨに、ラッチ専用クロック信号ＬＣのレベル
をＬにすることにより、テスト以外の実際の通常動作時
に、システムクロック信号Ｃに２により、フリップフロ
ップ３ａ、３ｂ、３Ｃと、Ｄタイプラッチ４ｂとを同時
に駆動することができる。
のレベルをＨに、ラッチ専用クロック信号ＬＣのレベル
をＬにすることにより、テスト以外の実際の通常動作時
に、システムクロック信号Ｃに２により、フリップフロ
ップ３ａ、３ｂ、３Ｃと、Ｄタイプラッチ４ｂとを同時
に駆動することができる。
〔発明の効果）
以上のように、この発明によれば、クロック信号を前記
ラッチおよびフリップフロップか、あるいは前記ラッチ
に入力する構成にしたから、テスト時、スキャンバスを
構成するフリップフロップにセットされたデータが、通
常動作ごとに変化せず、また、テスト以外の実際の通常
動作時に、フリップフロップおよびラッチが正常動作す
るという効果がある。
ラッチおよびフリップフロップか、あるいは前記ラッチ
に入力する構成にしたから、テスト時、スキャンバスを
構成するフリップフロップにセットされたデータが、通
常動作ごとに変化せず、また、テスト以外の実際の通常
動作時に、フリップフロップおよびラッチが正常動作す
るという効果がある。
第１図はこの発明の一実施例を示すスキャンデザイン回
路図、第２図は従来のスキャンデザイン回路図である。 図において、３ａ、３ｂ、３ｃ、５ａ、５ｂ、５Ｃはフ
リップフロップ、４は組み合わせ回路、４ａ、４ｂはＤ
タイプラッチ、６は論理回路、Ｐ３、Ｐ５はスキャンパ
スである。 なお、図中、同一符号は同一または相当部分を示す。
路図、第２図は従来のスキャンデザイン回路図である。 図において、３ａ、３ｂ、３ｃ、５ａ、５ｂ、５Ｃはフ
リップフロップ、４は組み合わせ回路、４ａ、４ｂはＤ
タイプラッチ、６は論理回路、Ｐ３、Ｐ５はスキャンパ
スである。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- ラッチを有する組み合わせ回路と、スキャンパスを構成
するフリップフロップとを有するスキャンデザイン回路
において、クロック信号を前記ラッチおよびフリップフ
ロップか、あるいは前記ラッチに切り換え入力する切り
換え手段を備えたことを特徴とするスキャンデザイン回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002297A JPS63169579A (ja) | 1987-01-07 | 1987-01-07 | スキヤンデザイン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002297A JPS63169579A (ja) | 1987-01-07 | 1987-01-07 | スキヤンデザイン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63169579A true JPS63169579A (ja) | 1988-07-13 |
Family
ID=11525430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002297A Pending JPS63169579A (ja) | 1987-01-07 | 1987-01-07 | スキヤンデザイン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169579A (ja) |
-
1987
- 1987-01-07 JP JP62002297A patent/JPS63169579A/ja active Pending
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