JPH0821592B2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0821592B2 JPH0821592B2 JP63242779A JP24277988A JPH0821592B2 JP H0821592 B2 JPH0821592 B2 JP H0821592B2 JP 63242779 A JP63242779 A JP 63242779A JP 24277988 A JP24277988 A JP 24277988A JP H0821592 B2 JPH0821592 B2 JP H0821592B2
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- JP
- Japan
- Prior art keywords
- oscillation
- gate
- circuit
- clock
- output
- Prior art date
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- Expired - Lifetime
Links
- 230000010355 oscillation Effects 0.000 claims description 33
- 230000005540 biological transmission Effects 0.000 description 13
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル集積回路に関し、特に内部クロッ
ク用の複数の発振回路の１つを選択して使用する集積回
路に関する。
ク用の複数の発振回路の１つを選択して使用する集積回
路に関する。
従来、システムクロック用の発振回路を内蔵している
集積回路では、発振子をその発振回路から引出した端子
に接続することで発振を行なわせ、その発振信号を内部
システムクロックとして使用している。また、複数の集
積回路と同期動作を行なわせる場合や発振子の使用数量
を少なくする為にその集積回路の発振回路を使用せずに
発振子を接続する端子を通して他の集積回路のクロック
出力を供給するという使用方法もある。
集積回路では、発振子をその発振回路から引出した端子
に接続することで発振を行なわせ、その発振信号を内部
システムクロックとして使用している。また、複数の集
積回路と同期動作を行なわせる場合や発振子の使用数量
を少なくする為にその集積回路の発振回路を使用せずに
発振子を接続する端子を通して他の集積回路のクロック
出力を供給するという使用方法もある。
上述の従来の集積回路は、どちらの使用方法にも適用
することができなければならない。しかし、発振回路を
複数個有する集積回路でその内部状態によりいずれかの
発振回路の選択を行ってその信号をシステムクロックと
する集積回路では、他の集積回路と同期動作を行なわせ
ることができない。特に、その集積回路の発振回路の選
択に応じて他のチップも共通のクロックで動作させるこ
とが困難である。
することができなければならない。しかし、発振回路を
複数個有する集積回路でその内部状態によりいずれかの
発振回路の選択を行ってその信号をシステムクロックと
する集積回路では、他の集積回路と同期動作を行なわせ
ることができない。特に、その集積回路の発振回路の選
択に応じて他のチップも共通のクロックで動作させるこ
とが困難である。
本発明の目的は、このような欠点を除き、発振用端子
からの外部クロックを同期させてシステムクロックとし
て使用できると共に、使用発振回路を外部でモニタでき
るようにした集積回路を提供することにある。
からの外部クロックを同期させてシステムクロックとし
て使用できると共に、使用発振回路を外部でモニタでき
るようにした集積回路を提供することにある。
本発明の構成は、複数の発振回路と、これら発振回路
の発振出力のいずれを選択するかを指示する選択レジス
タと、この選択レジスタの指示により前記発振出力の１
つを選択してシステムクロックとする第１のゲート手段
とを有する集積回路において、前記選択レジスタの内容
にかかわらず外部クロックと内部クロックとを切替える
切替信号に従って前記発振回路のうちの第１の発振回路
の出力信号をシステムクロックとして選択する第２のゲ
ート回路と、前記切替信号に従って前記選択レジスタの
内容を前記第１の発振回路以外の発振回路の外部クロッ
ク入力端子から出力する第３のゲート回路とを有するこ
とを特徴とする。
の発振出力のいずれを選択するかを指示する選択レジス
タと、この選択レジスタの指示により前記発振出力の１
つを選択してシステムクロックとする第１のゲート手段
とを有する集積回路において、前記選択レジスタの内容
にかかわらず外部クロックと内部クロックとを切替える
切替信号に従って前記発振回路のうちの第１の発振回路
の出力信号をシステムクロックとして選択する第２のゲ
ート回路と、前記切替信号に従って前記選択レジスタの
内容を前記第１の発振回路以外の発振回路の外部クロッ
ク入力端子から出力する第３のゲート回路とを有するこ
とを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明する回路図である。
本実施例の集積回路は、第１の発振回路10、第２の発振
回路20、これら発振回路10,20の発振子接続端子1,3、発
振子接続端子兼外部クロック入力端子2,4、トランスミ
ッションゲート11,21,80、ANDゲート51,52、ORゲート5
4、HANDゲート60、インバータ70、ラッチ40から構成さ
れる。ここでは選択レジスタの一例として、ラッチ40を
用いているが、発振出力のいずれを選択するかを指示で
きるレジスタ相当の回路であればよい。
本実施例の集積回路は、第１の発振回路10、第２の発振
回路20、これら発振回路10,20の発振子接続端子1,3、発
振子接続端子兼外部クロック入力端子2,4、トランスミ
ッションゲート11,21,80、ANDゲート51,52、ORゲート5
4、HANDゲート60、インバータ70、ラッチ40から構成さ
れる。ここでは選択レジスタの一例として、ラッチ40を
用いているが、発振出力のいずれを選択するかを指示で
きるレジスタ相当の回路であればよい。
第１の発振回路10には発振子接続端子１とトランシミ
ッションゲート11を介して発振子接続端子２が接続さ
れ、発振子接続端子２は同時にANDゲート51の一方の入
力となり、ANDゲート51の他方の入力はHANDゲート60の
出力が入力される。第２の発振回路20には発振子接続端
子３とトランスミッションゲート21を介して発振子接続
端子４が接続され、発振子接続端子４は同時にANDゲー
ト52の１つの入力なり、トランスミッションゲート80を
介してANDゲート52の他の入力となり、さらにこのトラ
ンスミッションゲート80を通った信号はHANDゲート60の
入力となり、ラッチ40の出力と接続される。ANDゲート5
2の残りの入力は通常状態と外部クロック入力状態の切
替信号が切替端子８から入力される。ANDゲート52,51の
出力はそれぞれORゲート54の入力となり、ORゲート54の
出力は集積回路内のシステムクロックとなる。
ッションゲート11を介して発振子接続端子２が接続さ
れ、発振子接続端子２は同時にANDゲート51の一方の入
力となり、ANDゲート51の他方の入力はHANDゲート60の
出力が入力される。第２の発振回路20には発振子接続端
子３とトランスミッションゲート21を介して発振子接続
端子４が接続され、発振子接続端子４は同時にANDゲー
ト52の１つの入力なり、トランスミッションゲート80を
介してANDゲート52の他の入力となり、さらにこのトラ
ンスミッションゲート80を通った信号はHANDゲート60の
入力となり、ラッチ40の出力と接続される。ANDゲート5
2の残りの入力は通常状態と外部クロック入力状態の切
替信号が切替端子８から入力される。ANDゲート52,51の
出力はそれぞれORゲート54の入力となり、ORゲート54の
出力は集積回路内のシステムクロックとなる。
ラッチ40は通常状態で発振回路10,20のいずれか一方
の信号をシステムクロックとするかを選択する内容を保
持するが、この内容の書替部は図示されておらず、集積
回路の他の部分によって行なわれる。
の信号をシステムクロックとするかを選択する内容を保
持するが、この内容の書替部は図示されておらず、集積
回路の他の部分によって行なわれる。
通常状態の外部クロックとの切替信号は、集積回路の
図示されない他の部分で発生され、トランスミッション
ゲート11,21のゲート入力及びANDゲート52,NANDゲート6
0、インバータ70に入力され、インバータ70の出力はト
ランスミッションゲート80のゲートに入力されている。
図示されない他の部分で発生され、トランスミッション
ゲート11,21のゲート入力及びANDゲート52,NANDゲート6
0、インバータ70に入力され、インバータ70の出力はト
ランスミッションゲート80のゲートに入力されている。
この回路は、通常状態では切替信号がハイレベルとな
っており、トランスミッションゲート11,21は導通状態
となっている。また、インバータ70により切替信号は反
転され、トランスミッションゲート80は不通状態となっ
ている。
っており、トランスミッションゲート11,21は導通状態
となっている。また、インバータ70により切替信号は反
転され、トランスミッションゲート80は不通状態となっ
ている。
この状態で発振子接続端1,2間及び端子3,4間にそれぞ
れ発振子を接続すると、各発振回路10,21は発振子に応
じた周波数で発振を開始する。今、ラッチ40の出力がハ
イレベルの時は、NAND60の両入力がハイレベルとなり、
HAND60の出力がローレベルとなり、AND51の一入力がロ
ーレベルとなり、発振回路10の信号はORゲート54に入力
されない。
れ発振子を接続すると、各発振回路10,21は発振子に応
じた周波数で発振を開始する。今、ラッチ40の出力がハ
イレベルの時は、NAND60の両入力がハイレベルとなり、
HAND60の出力がローレベルとなり、AND51の一入力がロ
ーレベルとなり、発振回路10の信号はORゲート54に入力
されない。
また、発振回路20の発振信号は、AND52の他の入力が
ハイレベルであるので、AND52の出力からOR54を通して
システムクロックとなる。また、ラッチ40の出力がロー
レベルの時は、AND52出力がローレベルに固定され、NAN
D60の出力がハイレベルに固定されるので、発振回路10
の信号がAND51とOR54を通じてシステムクロックとして
供給される。また、ラッチ40の切替タイミングは両発振
器10,20の信号の立上り，立下りの切替に同期して行う
必要があるが、直接関係しないので説明は省略する。
ハイレベルであるので、AND52の出力からOR54を通して
システムクロックとなる。また、ラッチ40の出力がロー
レベルの時は、AND52出力がローレベルに固定され、NAN
D60の出力がハイレベルに固定されるので、発振回路10
の信号がAND51とOR54を通じてシステムクロックとして
供給される。また、ラッチ40の切替タイミングは両発振
器10,20の信号の立上り，立下りの切替に同期して行う
必要があるが、直接関係しないので説明は省略する。
さて、外部信号をシステムクロックとして使用する場
合は、切替信号がローレベルとなる。これによって、ト
ランシミッションゲート11,21は不通となり、NANDゲー
ト60の出力はハイレベル固定、AND52の出力はローレベ
ル固定となる。従って、発振子接続端子２からの外部ク
ロックがORゲート54を通してシステムクロックとなる。
また、インバータ70の出力がハイレベルとなるので、ラ
ッチ40の出力がトランスミッションゲート80を通して発
振子接続端子４から出力される。
合は、切替信号がローレベルとなる。これによって、ト
ランシミッションゲート11,21は不通となり、NANDゲー
ト60の出力はハイレベル固定、AND52の出力はローレベ
ル固定となる。従って、発振子接続端子２からの外部ク
ロックがORゲート54を通してシステムクロックとなる。
また、インバータ70の出力がハイレベルとなるので、ラ
ッチ40の出力がトランスミッションゲート80を通して発
振子接続端子４から出力される。
第２図は本発明の第２の実施例を示す回路図である。
本実施例は、第１の実施例に対し、第３の発振子回路3
0、その発振子接続端子５、発振子接続端子兼外部クロ
ック入力端子６、トランスミッションゲート31,81、ラ
ッチ41、デコーダ90,ANDゲート53が追加され、またORゲ
ート54は３入力ゲートとなり、ANDゲート53の出力が挿
入されている。ラッチ40とラッチ41の出力をデコーダ90
によりデコードし、このデコード出力によりAND51,52,5
3のいずれかを選択的に有効とする点である。
本実施例は、第１の実施例に対し、第３の発振子回路3
0、その発振子接続端子５、発振子接続端子兼外部クロ
ック入力端子６、トランスミッションゲート31,81、ラ
ッチ41、デコーダ90,ANDゲート53が追加され、またORゲ
ート54は３入力ゲートとなり、ANDゲート53の出力が挿
入されている。ラッチ40とラッチ41の出力をデコーダ90
によりデコードし、このデコード出力によりAND51,52,5
3のいずれかを選択的に有効とする点である。
本実施例では、発振回路10〜30の選択に２ビットのラ
ッチが必要であり、その情報をそれぞれ発振子接続端子
兼外部クロック入力端子4,6から出力することができ
る。
ッチが必要であり、その情報をそれぞれ発振子接続端子
兼外部クロック入力端子4,6から出力することができ
る。
以上説明したように本発明は、複数の発振回路の１つ
を内部の動作状態に応じてシステムクロックとする集積
回路に、内部のクロック切替を強制的に禁止する手段
と、クロック切替状態を外部へ出力する手段とを付加す
ることにより、内蔵発振回路を使用せずに外部から供給
されるクロックで他のチップと同期動作を行うことがで
きると共に、内部のクロック切替の状態を外部へ出力し
ているので、これを使用して外部からの供給クロック周
波数を変化させることも可能であるという効果がある。
を内部の動作状態に応じてシステムクロックとする集積
回路に、内部のクロック切替を強制的に禁止する手段
と、クロック切替状態を外部へ出力する手段とを付加す
ることにより、内蔵発振回路を使用せずに外部から供給
されるクロックで他のチップと同期動作を行うことがで
きると共に、内部のクロック切替の状態を外部へ出力し
ているので、これを使用して外部からの供給クロック周
波数を変化させることも可能であるという効果がある。
第１図，第２図は本発明の第１および第２の実施例の回
路図である。 1,3,5……発振子接続端子、2,4,6……発振子接続端子兼
外部クロック入力端子、７……クロック端子、８……切
替端子、10,20,30……発振回路、11,21,31,80,81……ト
ランスミッションゲート、40,41……ラッチ、51〜53…
…ANDゲート、54……ORゲート、60……NANDゲート、70
……インバータ、90……デコーダ。
路図である。 1,3,5……発振子接続端子、2,4,6……発振子接続端子兼
外部クロック入力端子、７……クロック端子、８……切
替端子、10,20,30……発振回路、11,21,31,80,81……ト
ランスミッションゲート、40,41……ラッチ、51〜53…
…ANDゲート、54……ORゲート、60……NANDゲート、70
……インバータ、90……デコーダ。
Claims (1)
- 【請求項１】複数の発振回路と、これら発振回路の発振
出力のいずれを選択するかを指示する選択レジスタと、
この選択レジスタの指示により前記発振出力の１つを選
択してシステムクロックとする第１のゲート手段とを有
する集積回路において、前記選択レジスタの内容にかか
わらず外部クロックと内部クロックとを切替える切替信
号に従って前記発振回路のうちの第１の発振回路の出力
信号をシステムクロックとして選択する第２のゲート回
路と、前記切替信号に従って前記選択レジスタの内容を
前記第１の発振回路以外の発振回路の外部クロック入力
端子から出力する第３のゲート回路とを有することを特
徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242779A JPH0821592B2 (ja) | 1988-09-27 | 1988-09-27 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242779A JPH0821592B2 (ja) | 1988-09-27 | 1988-09-27 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316136A JPH0316136A (ja) | 1991-01-24 |
| JPH0821592B2 true JPH0821592B2 (ja) | 1996-03-04 |
Family
ID=17094160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242779A Expired - Lifetime JPH0821592B2 (ja) | 1988-09-27 | 1988-09-27 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821592B2 (ja) |
-
1988
- 1988-09-27 JP JP63242779A patent/JPH0821592B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316136A (ja) | 1991-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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