JPS63171016A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPS63171016A JPS63171016A JP62002536A JP253687A JPS63171016A JP S63171016 A JPS63171016 A JP S63171016A JP 62002536 A JP62002536 A JP 62002536A JP 253687 A JP253687 A JP 253687A JP S63171016 A JPS63171016 A JP S63171016A
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- Japan
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- pulse
- coincidence detection
- generated
- signal
- frame
- Prior art date
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- Pending
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- 238000001514 detection method Methods 0.000 claims description 26
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000012360 testing method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
箆Ｊじ九畳
本発明はパルス発生回路に関し、特にパルス発生位置及
びパルス長が外部情報に応じて制御自在なパルス発生回
路に関するものである。
びパルス長が外部情報に応じて制御自在なパルス発生回
路に関するものである。
従来技術
ディジタル通信等の分野においては、ディジタル信号を
フレーム構成として伝送する場合、このディジタル信号
の試験を行う目的で予め指定されたタイムスロットの信
号を他の信号に置換制御することが行われる。この場合
、置換すべきタイムスロットのフレームに対する先頭位
置及びその長さを外部から指定することにより、置換制
御のための制御パルスを発生し、この制御パルスによっ
て本来のディジタル信号と試験用信号とを当該タイムス
ロットの間だけ置換する様になされている。
フレーム構成として伝送する場合、このディジタル信号
の試験を行う目的で予め指定されたタイムスロットの信
号を他の信号に置換制御することが行われる。この場合
、置換すべきタイムスロットのフレームに対する先頭位
置及びその長さを外部から指定することにより、置換制
御のための制御パルスを発生し、この制御パルスによっ
て本来のディジタル信号と試験用信号とを当該タイムス
ロットの間だけ置換する様になされている。
一般に、フレーム構成として伝送されるディジタル信号
は６４にｂｉｔ／５１３Ｃの電話情報が中心であり、例
えば、８ＫＨｚを１フレ一ム周期とし、１チヤンネル８
ビツトを割当てて６４にｂｉｔ／ｓｅｃとしたものが一
般的である。この場合、上述した様に６４にｂｉｔ／ｓ
ｅｃの１種類のビットレートのみを有するディジタル信
号を時分割多重化しているので、あるタイムスロットの
チャンネルを他の試験用データ等と置換する場合には、
当該チャンネル位置の指定に基づいて一定長の制御パル
スを発生するパルス発生回路があれば十分である。
は６４にｂｉｔ／５１３Ｃの電話情報が中心であり、例
えば、８ＫＨｚを１フレ一ム周期とし、１チヤンネル８
ビツトを割当てて６４にｂｉｔ／ｓｅｃとしたものが一
般的である。この場合、上述した様に６４にｂｉｔ／ｓ
ｅｃの１種類のビットレートのみを有するディジタル信
号を時分割多重化しているので、あるタイムスロットの
チャンネルを他の試験用データ等と置換する場合には、
当該チャンネル位置の指定に基づいて一定長の制御パル
スを発生するパルス発生回路があれば十分である。
ところが、ディジタル信号伝送技術の進歩により、フレ
ーム構成として伝送されるディジタル信号も互いに異な
るビットレートの信号を混在せしめて時分割多重化する
傾向にある。かかる場合において、あるタイムスロット
の信号を他の試験用信号等と置換制御するためには、そ
の置換されるべき信号の先頭位置及びその信号長が指定
される必要があるので、制御パルスを発生するパルス発
生回路も、パルスの先頭位置が指定により可変できる必
要があると同時に、更にパルス長をも指定に基づいて可
変できる必要が生ずることになる。
ーム構成として伝送されるディジタル信号も互いに異な
るビットレートの信号を混在せしめて時分割多重化する
傾向にある。かかる場合において、あるタイムスロット
の信号を他の試験用信号等と置換制御するためには、そ
の置換されるべき信号の先頭位置及びその信号長が指定
される必要があるので、制御パルスを発生するパルス発
生回路も、パルスの先頭位置が指定により可変できる必
要があると同時に、更にパルス長をも指定に基づいて可
変できる必要が生ずることになる。
ｌに旦ｊ
そこで、本発明はこの様に要求に鑑みてなされたもので
あって、その目的とするところは、外部からのパルス先
頭位置情報及びパルス長情報に応じてパルスを発生し得
る様にしたパルス発生回路を提供することにある。
あって、その目的とするところは、外部からのパルス先
頭位置情報及びパルス長情報に応じてパルスを発生し得
る様にしたパルス発生回路を提供することにある。
発明の構成
本発明によれば、クロックパルスに同期して所定パルス
幅を有するパルスを発生するパルス発生回路であって、
前記クロックパルスを計数する計数手段と、発生すべき
パルスの先頭位置情報と前記計数手段の内容とを比較し
て両者が一致したときに一致検出信号を発生する第１の
一致検出手段と、前記発生すべきパルスのパルス長情報
と前記先頭位置情報とを加算する加算手段と、この加算
出力と前記計数手段の内容とを比較して両者が一致した
ときに一致検出信号を発生する第２の一致検出手段と、
前記第１の一致検出手段の一致検出信号の発生から前記
第２の一致検出手段の一致検出信号の発生までの間パル
スを発生する手段とを含むことを特徴とするパルス発生
回路が得られる。
幅を有するパルスを発生するパルス発生回路であって、
前記クロックパルスを計数する計数手段と、発生すべき
パルスの先頭位置情報と前記計数手段の内容とを比較し
て両者が一致したときに一致検出信号を発生する第１の
一致検出手段と、前記発生すべきパルスのパルス長情報
と前記先頭位置情報とを加算する加算手段と、この加算
出力と前記計数手段の内容とを比較して両者が一致した
ときに一致検出信号を発生する第２の一致検出手段と、
前記第１の一致検出手段の一致検出信号の発生から前記
第２の一致検出手段の一致検出信号の発生までの間パル
スを発生する手段とを含むことを特徴とするパルス発生
回路が得られる。
実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例のブロック図であり、フレーム
構成のディジタル信号の伝送システムにおいて、フレー
ム内のあるタイムスロットの信号を他の信号と置換制御
するための置換制御用パルスを発生する場合の実施例で
ある。
構成のディジタル信号の伝送システムにおいて、フレー
ム内のあるタイムスロットの信号を他の信号と置換制御
するための置換制御用パルスを発生する場合の実施例で
ある。
図において、バイナリカウンタ３はディジタル信号列の
フレーム同期パルス１０９をリセット入力とし、当該デ
ィジタル信号列のビットクロツタパルス１０８をクロッ
ク入力とするものであり、よってフレーム同期パルス１
０９の到来に応答して内容がリセットされ、クロックパ
ルス１０８をカウントする構成となっている。このカウ
ンタ３の計数内容１０３は第１及び第２の一致検出回路
５及び６の各１人力となっている。
フレーム同期パルス１０９をリセット入力とし、当該デ
ィジタル信号列のビットクロツタパルス１０８をクロッ
ク入力とするものであり、よってフレーム同期パルス１
０９の到来に応答して内容がリセットされ、クロックパ
ルス１０８をカウントする構成となっている。このカウ
ンタ３の計数内容１０３は第１及び第２の一致検出回路
５及び６の各１人力となっている。
第１の一致検出回路５の他人力には、発生すべきパルス
の先頭位置情報１０１が供給されており、第２の一致検
出回路６の他人力には、加算回路４の加算出力１０４が
供給されている。この加算回路４の２人力として発生す
べきパルスの先頭位置情報１０１及び同じく発生すべき
パルスのパルス長情報１０２が夫々印加されている。
の先頭位置情報１０１が供給されており、第２の一致検
出回路６の他人力には、加算回路４の加算出力１０４が
供給されている。この加算回路４の２人力として発生す
べきパルスの先頭位置情報１０１及び同じく発生すべき
パルスのパルス長情報１０２が夫々印加されている。
第１の一致検出回路５の一致検出出力１０５はフリップ
フロップ７のセット入力とされ、第２の一致検出回路６
の一致検出出力１０６はフリップフロップ７のリセット
入力とされている。このフリップフロップ７の出力から
発生すべきパルス１０７が導出されるようになっている
。
フロップ７のセット入力とされ、第２の一致検出回路６
の一致検出出力１０６はフリップフロップ７のリセット
入力とされている。このフリップフロップ７の出力から
発生すべきパルス１０７が導出されるようになっている
。
かかる構成において、フレーム構成とされたディジタル
信号列の置換されるべきタイムスロットのフレーム内先
頭位置が先頭位置情報１０１として与えられる。また、
当該置換されるべきタイムスロットの幅（長さ）がパル
ス長情報１０２として与えられる。
信号列の置換されるべきタイムスロットのフレーム内先
頭位置が先頭位置情報１０１として与えられる。また、
当該置換されるべきタイムスロットの幅（長さ）がパル
ス長情報１０２として与えられる。
ここで、カウンタ３はフレーム同期パルス１０９の発生
タイミング毎にその内容がリセットされて、再び零から
ビットクロックパルス１０８を計数するようになってい
るので、第１の一致検出回路５の一致検出信号１０５の
発生タイミングは、置換されるべきタイムスロットの先
頭位置のタイミングに合致していることになる。このタ
イミングにてフリップ７０ツブ７がセットされるので、
そのセット出力１０１からそのタイミングでパルスが発
生される。第２の一致検出回路６の一致検出信号１０６
の発生タイミングは、置換されるべきタイムスロットの
終端位置のタイミングに合致しているので、このタイミ
ングにて７リツプ７０ツブ７をリセットすることにより
、出力パルス１０７が消失する。
タイミング毎にその内容がリセットされて、再び零から
ビットクロックパルス１０８を計数するようになってい
るので、第１の一致検出回路５の一致検出信号１０５の
発生タイミングは、置換されるべきタイムスロットの先
頭位置のタイミングに合致していることになる。このタ
イミングにてフリップ７０ツブ７がセットされるので、
そのセット出力１０１からそのタイミングでパルスが発
生される。第２の一致検出回路６の一致検出信号１０６
の発生タイミングは、置換されるべきタイムスロットの
終端位置のタイミングに合致しているので、このタイミ
ングにて７リツプ７０ツブ７をリセットすることにより
、出力パルス１０７が消失する。
こうすることにより４先頭位置情報１０１及びパルス長
情報１０２を外部より任意に変化させて発生パルス１０
７の発生位置及び長さを自在に制御可能となるので、い
かなる多重構成のディジタル信号に対しても、置換制御
用パルスとして用いることができることになるのである
。
情報１０２を外部より任意に変化させて発生パルス１０
７の発生位置及び長さを自在に制御可能となるので、い
かなる多重構成のディジタル信号に対しても、置換制御
用パルスとして用いることができることになるのである
。
尚、上記実施例においては、ディジタル信号の時分割多
重通信における試験信号用置換制御パルスの発生に用い
た場合を説明したが一１任意のタイミングで発生し任意
のタイミングにて消失するパルスの発生回路に広く適用
できることは明らかである。
重通信における試験信号用置換制御パルスの発生に用い
た場合を説明したが一１任意のタイミングで発生し任意
のタイミングにて消失するパルスの発生回路に広く適用
できることは明らかである。
及Ｉ目と江】
叙上の如く、本発明によれば、発生すべきパルスの先頭
位置及びそのパルス長をいか様にも指定制御できるとい
う効果がある。
位置及びそのパルス長をいか様にも指定制御できるとい
う効果がある。
図は本発明の実施例のブロック図ある。
主要部分の符号の説明
・ ３・・・・・・カウンタ
４・・・・・・加算回路
Claims (1)
- クロックパルスに同期して所定パルス幅を有するパルス
を発生するパルス発生回路であって、前記クロックパル
スを計数する計数手段と、発生すべきパルスの先頭位置
情報と前記計数手段の内容とを比較して両者が一致した
ときに一致検出信号を発生する第１の一致検出手段と、
前記発生すべきパルスのパルス長情報と前記先頭位置情
報とを加算する加算手段と、この加算出力と前記計数手
段の内容とを比較して両者が一致したときに一致検出信
号を発生する第２の一致検出手段と、前記第１の一致検
出手段の一致検出信号の発生から前記第２の一致検出手
段の一致検出信号の発生までの間パルスを発生する手段
とを含むことを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002536A JPS63171016A (ja) | 1987-01-08 | 1987-01-08 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002536A JPS63171016A (ja) | 1987-01-08 | 1987-01-08 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63171016A true JPS63171016A (ja) | 1988-07-14 |
Family
ID=11532100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002536A Pending JPS63171016A (ja) | 1987-01-08 | 1987-01-08 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63171016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206975A (ja) * | 2008-02-28 | 2009-09-10 | Murata Mfg Co Ltd | 磁性体アンテナ及びアンテナ装置 |
-
1987
- 1987-01-08 JP JP62002536A patent/JPS63171016A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206975A (ja) * | 2008-02-28 | 2009-09-10 | Murata Mfg Co Ltd | 磁性体アンテナ及びアンテナ装置 |
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