JPS6317340B2

JPS6317340B2 -

Info

Publication number: JPS6317340B2
Application number: JP56143934A
Authority: JP
Inventors: Jun Ueda; Hiroichi Tsukada; Yoichi Nanba
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1981-09-14
Filing date: 1981-09-14
Publication date: 1988-04-13
Also published as: JPS5846678A; US4649414A

Description

【発明の詳細な説明】この発明は、交換機用通話路スイツチなどとし
て使用される半導体プレーナ構造の半導体スイツ
チ、特に高耐圧特性を有するPNPN半導体スイ
ツチに関するものである。

一般に、PNPN半導体スイツチは、Ｐゲート
領域にゲート電流を注入するか、Ｐゲート領域と
Ｎゲート領域（Ｎ型シリコン基板）で形成される
接合に光を照射し、光電流を発生させることでス
イツチングする。

このようなPNPN半導体スイツチの性能は、
駆動感度、dv／dt耐量、耐圧特性で示される。

駆動感度特性は、PNPN半導体スイツチをス
イツチングさせるゲート電流または光電流で示さ
れ、Ｐゲートとカソード間に並列に接続するシヤ
ント抵抗の値で制御することができる。一般に、
シヤント抵抗値が大きいと高感度であり、わずか
な電流または光でスイツチングさせることができ
る。

しかし、PNPN半導体スイツチの駆動感度が
大きすぎると、アノード・カソード間に急峻な立
ち上がり時間をもつ入力電圧が印加された場合、
Ｐゲート領域にゲート電流を注入しなくても、ま
た光を照射しなくても、PNPN半導体スイツチ
の内部のPN接合で発生する過渡電流により、
PNPN半導体スイツチがスイツチングしてしま
うことがある。すなわち、dv／dt誤動作する。

雑音に対する強さを示すこのdv／dt耐量特性
は、前記シヤント抵抗の値により異なり、シヤン
ト抵抗の値が小さければ誤動作しにくく、シヤン
ト抵抗の値が大きいと誤動作しやすい。

このように、PNPN半導体スイツチにおいて、
駆動感度特性とdv／dt耐量特性（dv／dt誤動作
しにくさ）とは相反する関係にある。

また、PNPN半導体スイツチは、非スイツチ
ング時に、アノード・カソード間電圧に対して順
方向、逆方向のいずれにも高耐圧特性を示す必要
がある。すなわち、PNPN半導体スイツチを構
成する各接合の降伏電圧が低く雪崩電流が生じた
り、またはPNPN半導体スイツチを構成する
PNP部やNPN部がパンチスルー現象をおこし電
流が流れたりすると、それらの電流がPNPN半
導体スイツチを誤動作させてしまう。

良好なPNPN半導体スイツチにおいては、以
上の高耐圧特性、高dv／dt耐量特性、高駆動感
度特性のすべてが満足されなければならない。

高dv／dt耐量と高駆動感度とを同時に実現し
た単体デバイスとしては、プレーナ型PNPN素
子とdv／dt誤動作防止用のMOS FETとを一体
構造としたMAC（MOS型付加回路：MOS
Associated Circuitry）付PNPN半導体スイツチ
がある。これを従来のPNPN半導体スイツチと
して第１図に示す。第１図Ａは断面図、第１図Ｂ
は等価回路図である。

第１図Ａにおいて、１はアノード領域となるＰ
型拡散領域、２はＰゲート領域となるＰ型拡散領
域、３はカソード領域およびMOS FETのソー
ス領域となるＮ型拡散領域、４はMOS FETの
ドレイン領域となるＮ型拡散領域、５はアノード
電極、５′はアノード端子、６はアルミゲート電
極、７はアノード電極５とアルミゲート電極６を
結線するアルミ配線、８はMOS FETのポリシ
リコンゲート電極、９はポリシリコンゲート電極
８の一部の形状を変えて形成した抵抗、１０は拡
散領域２，４を結線するＰゲート電極、１１はＮ
ゲート領域として作用するＮ型シリコン基板であ
る。１２はＰ型拡散領域１，２間に挟まれるＮ型
シリコン基板１１の表面に形成された半絶縁膜、
１３は半絶縁膜１２とアルミ配線７とに挟まれた
絶縁膜たとえばシリコン酸化膜、１４はＮ型シリ
コン基板１１の表面に形成された半絶縁膜で半絶
縁膜１２を除く部分、１５は前記絶縁膜１３以外
の絶縁膜である。また、１６はＮ型拡散領域３よ
り第１図Ａには示されていない電極を通して取出
したカソード端子、１７はカソード端子１６とＰ
ゲート電極１０との間を電気的に結合するシヤン
ト抵抗である。

このようなPNPN半導体スイツチにおいては、
アルミゲート電極６とポリシリコンゲート電極と
の間に容量C₁が形成される。さらに、ポリシリ
コンゲート電極８と拡散領域２，３，４間に容量
C₂が形成される。

また、Ｐ型拡散領域１、Ｎ型シリコン基板１
１、Ｐ型拡散領域２およびＮ型拡散領域３で
PNPN素子が構成される。

さらに、Ｎ型拡散領域３をソース、Ｎ型拡散領
域４をドレイン、Ｐ型拡散領域２を基板、ゲート
電極６，８を２層ゲートとして、これらで２層ゲ
ートMOS FETが構成される。このMOS FET
と抵抗９およびＰゲート電極１０でMACを構成
する。ここで、前記抵抗９は、前記容量C₁，C₂
とで、前記MACのMOS FETのポリシリコンゲ
ート電極８の放電回路を形成している。

また、上記PNPN半導体スイツチにおいては、
高感度特性を良好にするため、通常、シヤント抵
抗１７に大きい値が選ばれる。

次に、上記PNPN半導体スイツチの動作を説
明する。

いま、抵抗９および容量C₁，C₂からなるRC回
路の時定数より充分速い立ち上がり時間の急峻な
入力電圧がアノード・カソード間に印加される
と、アルミゲート電極６は、配線７によりアノー
ド端子５′と等電位になる。

一方、拡散領域２，３，４は、Ｐゲート電極１
０およびシヤント抵抗１７の存在でほぼカソード
端子１６と同電位になる。

この時、ポリシリコンゲート電極８は、容量
C₁，C₂を分配器と考えた電位に上昇する。この
ポリシリコンゲート電極８の電位上昇は、２ケの
Ｎ型拡散領域３，４間のＰ型拡散領域２（Ｐゲー
ト領域）表面にＮ型チヤンネルを生じさせ、Ｎ型
拡散領域３，４間、ひいては拡散領域２，４間を
低インピーダンスにする。すなわち、PNPN素
子のＰゲート・カソード間が低インピーダンスに
なり、スイツチはdv／dt誤動作しない。

また、ポリシリコンゲート電極８の電位は、抵
抗９、容量C₁，C₂からなるRC回路で放電する
が、スイツチのdv／dt誤動作を防ぐに充分な時
間の長さに設定することは、ポリシリコン抵抗９
の形状、不純物濃度を調整することにより容易に
達成できる。

このように、第１図のPNPN半導体スイツチ
は高dv／dt耐量特性を示す。

次に、駆動特性を考える。第１図のPNPN半
導体スイツチの駆動方法は、光を、Ｎ型シリコン
基板１１とＰ型拡散領域２からできる接合に照射
するいわゆる光駆動をとつてもよく、また、Ｐゲ
ート電極１０に駆動電流を流しこむ、あるいはＮ
型シリコン基板１１より駆動電流を引き抜くいわ
ゆる電流駆動をとつてもよい。いずれの場合に
も、駆動感度は、PNPN素子の駆動時のＰゲー
ト・カソード間インピーダンスの大きさで決ま
る。

このようなスイツチの駆動時には、アノード・
カソード間は直流および低周波の交流信号が印加
されるのが普通である。このような時、ポリシリ
コンゲート電極８の電位は、従前のdv／dt入力
印加時の場合と異なり、抵抗９、Ｐゲート電極１
０を通じてＰ型拡散領域２と等電位となつてお
り、Ｎ型拡散領域３，４間にはチヤンネルを生じ
ない。したがつて、駆動時のPNPN素子のＰゲ
ート・カソード間インピーダンスはシヤント抵抗
１７のみによつて決まり、このシヤント抵抗１７
の値を大きくとつておけば、充分スイツチは高感
度となる。なお、シヤント抵抗１７の大きな値が
dv／dt耐量特性に影響を与えないのは既にみた
とおりである。

次に、第１図のPNPN半導体スイツチにおい
ては、半絶縁膜１２の存在により、オフ状態にお
いて高耐圧特性を得ている。いま、アノード端子
５′にカソード端子１６より低い逆バイアスが加
わつたとする。すると、PNPN構造において、
Ｐ型拡散領域１とＮ型シリコン基板１１とで構成
されるPN接合が逆バイアスになり、大きな空乏
層が生じる。いま、かりに、半絶縁膜１２がない
と考えると、アノード電極５とアルミゲート電極
６を結線しているアルミ配線７とその直下のＮ型
シリコン基板１１とはほぼ印加電圧と同じ電位差
であり、絶縁膜１３を介してＮ型シリコン基板１
１表面に空乏層が生じ、その空乏層と、Ｐ型拡散
領域１およびＮ型シリコン基板１１とがつくる前
記空乏層とがつながるため、結果的にＰ型拡散領
域１と２とは空乏層を通じてつながり、パンチス
ルー現象をおこして電流が流れ、PNPN素子の
アノード・カソード間耐圧はきわめて小さくな
る。しかし、第１図Ａのように半絶縁膜１２が存
在すると、アルミ配線７によつてＮ型シリコン基
板１１の表面に空乏層が生じることを妨げるの
で、Ｐ型拡散領域１と２の間でパンチスルー現象
をおこさず、PNPN素子はおおむね高耐圧特性
を示す。

ここで、通常、半絶縁膜とは膜の比抵抗が約
10⁶〜10¹⁰Ωcm程度のものをいう。それに対して、
シリコン基板の比抵抗は１〜10²Ωcm、絶縁膜の
比抵抗は少なくとも10¹⁴Ωcm以上である。

半絶縁膜には、通常、酸素を10〜50％混入した
ポリシリコン膜などが使われる。しかし、酸素を
含むポリシリコン膜の電気伝導度などの性質は、
酸素含有量のほか温度などの膜の生成条件や、生
成膜の結晶粒の大きさなどに依存する。したがつ
て、所望の性質をもつた半絶縁膜の製造プロセス
は制御性、再現性が難しいという欠点がある。

また、この種の半絶縁膜は、素子の他の構成部
分には用いないものであり、集積回路製造の利点
である他の構成部分との同時形成はできず、製造
工程が増加するという欠点がある。

また、半絶縁膜は、100℃程度の温度雰囲気下
で、1MV／cm以上の強電界に100〜1000時間程度
さらされると、その結晶構造により、電気的特性
が経時的に変化することがある。そして、たとえ
ば半絶縁膜の半絶縁性がより絶縁性に近づけば、
第１図のPNPN半導体スイツチにおいて素子間
耐圧は全くなくなつてしまうし、逆に半絶縁性が
導電性に近づけば素子間のリーク電流増大とな
る。

したがつて、半絶縁膜の使用は、信頼性の面で
も注意を払わなければいけなくなる欠点があつ
た。特に、半絶縁膜特性の経時変化は、高信頼性
を必要とする交換機用のPNPN半導体スイツチ
には重要な影響を与える。

さらに、半絶縁膜の場合は、その直下に空乏層
を生じさせない効果を示す応答時間が遅いため、
数十ＫHz以上の高周波信号や過渡信号に対しては
絶縁膜と同じ効果しかなく耐圧が小さく過渡電流
が瞬時流れるという欠点があつた。

したがつて、半絶縁膜を使用した従来技術で
は、500V以上のアノード・カソード間耐圧を有
する高信頼性のプレーナ型PNPN半導体スイツ
チを安定な歩留りで容易に製造することが極めて
困難である欠点を有していた。

この発明は上記の点に鑑みなされたもので、高
dv／dt耐量、高駆動感度特性を保持したまま、
半絶縁膜を用いることなく高耐圧特性を得ること
ができ、製造も容易になり、さらには信頼性も向
上するプレーナ構造のPNPN半導体スイツチを
提供することを目的とする。

以下この発明の実施例を図面を参照して説明す
る。

第２図はこの発明の第１の実施例であつて、Ａ
は平面図、Ｂは平面図のBB′で切つた断面図、Ｃ
は等価回路図である。この図において、１８はＮ
ゲート領域としてのＮ型シリコン基板（Ｎ型単結
晶半導体基板）で、その内部表面側所定個所には
アノード領域としてのＰ型拡散領域１９がＰ型不
純物拡散により形成される。さらに、Ｎ型シリコ
ン基板１８内には、前記Ｐ型拡散領域１９から所
定の距離だけ離間した部分に、Ｐゲート領域とし
てのＮ型拡散領域２０が同じくＰ型不純物拡散に
より形成される。このＰ型拡散領域２０内には、
その表面側所定の個所にカソード領域および
MOSFETのソース領域としてのＮ型拡散領域２
１がＮ型不純物拡散により形成される。さらに、
Ｐ型拡散領域２０内には、前記Ｎ型拡散領域２１
から所定の距離だけ離間した部分に、MOS
FETのドレイン領域としてのＮ型拡散領域２２
がＮ型不純物拡散により形成される。このように
して拡散領域１９，２０，２１，２２を形成した
Ｎ型シリコン基板１８の表面の所望の位置には、
たとえばSiO₂からなる絶縁膜２３（絶縁物）が
形成される。ここで、Ｎ型拡散領域２１，２２間
のＰ型拡散領域２０上に、Ｎ型拡散領域２１，２
２上の一部に延在して配置された絶縁膜を特に第
１のゲート絶縁層２４という。この第１のゲート
絶縁層２４（絶縁物）上には、Ｎ型の多結晶シリ
コンから形成されてMOS FETのゲート電極と
して用いられるポリシリコンゲート電極２５（第
１のゲート電極）が、Ｎ型拡散領域２１と２２間
上において配置される。さらに、第１のゲート絶
縁層２４上には、同じくＮ型の多結晶シリコンか
ら形成される抵抗２６がポリシリコンゲート電極
２５と接触して配置される。このようにして設け
られたポリシリコンゲート電極２５と抵抗２６上
には、たとえばSiO₂で形成された第２のゲート
絶縁層２７（絶縁物）が配置される。そして、第
２のゲート絶縁層２７上には、ポリシリコンゲー
ト電極２５上に位置してアルミゲート電極２８
（第２のゲート電極）が配置されている。前記Ｐ
型拡散領域１９上には、これとオーミツク接触し
てアノード電極２９が設けられる。このアノード
電極２９はアノード端子３０に接続される。前記
アノード電極２９とアルミゲート電極２８間の絶
縁膜２３上にはアルミ配線３１（第２の配線層）
が設けられる。このアルミ配線３１により、アノ
ード電極２９とアルミゲート電極２８が電気的に
結合される。このアルミ配線３１とＮ型シリコン
基板１８との間の絶縁膜２３内には、ポリシリコ
ンフイールドプレート電極３２（第１の配線層）
が存在している。このポリシリコンフイールドプ
レート電極３２は、一端がＮ型拡散領域２１にオ
ーミツク結合される。一方、ポリシリコンフイー
ルドプレート電極３２の他端側は、下において
は、拡散領域１９，２０間のＮ型シリコン基板１
８上でＰ型拡散領域２０に近い領域と、このＰ型
拡散領域２０に、また、上においては前記アルミ
配線３１にそれぞれ絶縁膜２３の下層部および上
層部を介して重なるように存在している。前記Ｎ
型拡散領域２１には第２図Ａから明らかなように
カソード電極３８が電気的に結合し、カソード電
極３８はカソード端子３３に結合している。３４
はＰ型拡散領域２０およびＮ型拡散領域２２上
に、これらと接触配置されるＰゲート電極であ
る。前記抵抗２６は、このＰゲート電極３４と前
記ポリシリコンゲート電極２５間が電気的に接続
されるように配置されている。また、Ｐゲート電
極３４とカソード端子３３との間には、Ｎ型シリ
コン基板１８上に形成されるシヤント抵抗３５が
接続される。

このような構成においては、アルミゲート電極
２８とポリシリコンゲート電極２５間に容量C₁
が形成される。さらに、ポリシリコンゲート電極
２５と拡散領域２０，２１，２２間に容量C₂が
形成される。

また、Ｐ型拡散領域１９、Ｎ型シリコン基板１
８、Ｐ型拡散領域２０およびＮ型拡散領域２１に
よりPNPN素子が構成される。

さらに、アルミゲート電極２８とポリシリコン
ゲート電極２５を２層ゲート、Ｎ型拡散領域２１
をソース、Ｎ型拡散領域２２をドレイン、Ｐ型拡
散領域２０を基板として２層ゲートMOS FET
が構成される。この２層ゲートMOS FETおよ
びＰゲート電極３４、ポリシリコン抵抗２６、容
量C₁，C₂によりMOS型付加回路（MAC）が構成
される。

次に、上記のようなPNPN半導体スイツチの
動作説明をオフ耐圧特性について行う。

アノード端子３０がカソード端子３３より正の
バイアスが加わつた順バイアス時には、空乏層の
広がりは第３図Ａのようになる。この時、空乏層
Ｄ１は、PNPN素子のＰ型拡散領域２０とＮ型
シリコン基板１８とが作るPN接合に生じる。空
乏層Ｄ１の一部は、フイールドプレート電極３２
によりＰ型拡散領域１９の方へ伸長するが、空乏
層Ｄ１がフイールドプレート電極３２の端を過ぎ
ると、この電極３２とは正反対の電位のアルミ配
線３１の電界に妨げられて空乏層Ｄ１の伸長は抑
えられ、Ｐ型拡散領域１９へパンチスルーしな
い。ゆえに、このPNPN半導体スイツチの順方
向は、高耐圧特性を示すことができる。

次に、逆方向バイアス時を考える。シヤント抵
抗３５の存在で空乏層の生じるPN接合は、Ｐ型
拡散領域１９とＮ型シリコン基板１８とが作る接
合である。その時の空乏層Ｄ２の広がりを第３図
Ｂに示す。空乏層Ｄ２の一部はアルミ配線３１に
よりＰ型拡散領域２０の方へ伸長するが、空乏層
Ｄ２がフイールドプレート電極３２の端を過ぎる
と、アルミ配線３１とは正反対の電位のフイール
ドプレート電極３２の電界に妨げられて空乏層Ｄ
２の伸長は抑えられ、Ｐ型拡散領域２０へパンチ
スルーはしない。ゆえに、このPNPN半導体ス
イツチは逆方向にも高耐圧特性を示す。

このように、第１の実施例の場合、従来例と比
較して製造性の難しい半絶縁膜を用いることなく
安定した高耐圧特性を得ることができる。

なお、駆動感度特性、dv／dt耐量特性につい
ては、第１図と同じ動作原理により、全く同様な
特性が得られる。

以上説明したように、第１の実施例では、アノ
ード電極２９とMACのアルミゲート電極２８と
を結線するアルミ配線３１の下に、カソード電極
３８と同電位のポリシリコンフイールドプレート
電極３２が存在し、その電極３２が、上記配線３
１によるパンチスルーがもたらす耐圧劣化を防止
するので、また、その電極３２の存在が、MAC
によるスイツチの高dv／dt耐量と高駆動感度と
を両立させるという機能を妨げないため、高耐
圧、高dv／dt耐量、高駆動感度のPNPN半導体
スイツチを実現できるという利点がある。また、
MACのポリシリコンゲート電極２５およびポリ
シリコン抵抗２６と同時にポリシリコンフイール
ドプレート電極３２を形成できて製造工程の削減
が可能となり、しかも特性の不安定な半絶縁膜を
使用しないことにより製造条件が有利になるの
で、高耐圧、高dv／dt耐量、高駆動感度の
PNPN半導体スイツチを容易に製造できるとい
う利点がある。さらに、ポリシリコンフイールド
プレート電極３２による耐圧劣化防止手段は高周
波信号や過渡信号に対しても良好に働き、かつ経
時変化を考える必要がないので、信頼性が向上す
る。

よつて、第１の実施例により、500V以上のア
ノード・カソード間耐圧を有する高信頼性のプレ
ーナ型PNPN半導体スイツチを高歩留りで容易
に製造することが可能となる。

なお、第１の実施例の説明でアルミゲート電極
２８はアルミ配線３１を通してアノード電極２９
と電気的に結合しているが、アノード電極２９の
かわりにＮ型シリコン基板１８と電気的に結合し
ても効果は同じである。

また、抵抗２６はポリシリコンゲート電極２５
とＰゲート電極３４とを電気的に結合している
が、かわりにポリシリコンゲート電極２５とカソ
ード電極３８とを電気的に結合しても効果は同じ
である。

さらに、ポリシリコンフイールドプレート電極
３２はＮ型拡散領域２１と結合して、この領域２
１（カソード電極３８）と同電位としたが、Ｐ型
拡散領域２０にオーミツク接触させてこれと同電
位にしても同様の効果がある。この場合の実施例
を第２の実施例として第４図に断面図で示した。
第４図の各部は同一符号で示す通り第１の実施例
とすべて同様であり、動作、効果も全く同じであ
る。

第１および第２の実施例は、ポリシリコンフイ
ールドプレート電極が、アノード電極とアルミゲ
ート電極との配線の電界遮蔽用としてのみ説明し
たが、ポリシリコンフイールドプレート電極をさ
らにＰゲート領域のＮ型シリコン基板との境界に
めぐらし、また、アルミ配線の一部を利用してア
ノード領域のＮ型シリコン基板との境界にフイー
ルドプレート電極を形成すれば、第１の実施例と
同じ特性をもつPNPN半導体スイツチをＰ型拡
散領域を浅くしても実現できる。

第５図はそのようにしたこの発明の第３の実施
例で、Ａは平面図、Ｂは平面図のBB′で切つた断
面図である。この図において、Ｎ型シリコン基板
１８〜シヤント抵抗３５およびカソード電極３８
は第１および第２の実施例と同一である。３６は
ポリシリコンフイールドプレート電極３２の一部
で、Ｐ型拡散領域２０とＮ型シリコン基板１８と
の表面境界上に絶縁膜２３の下層部を介してあ
り、上記表面境界より所定の距離だけＮ型シリコ
ン基板１８上に延在している。３７はアルミ電極
であり、アノード電極２９とアルミ配線３１とつ
ながつている。このアルミ電極３７は、Ｐ型拡散
領域１９とＮ型シリコン基板１８との表面境界上
に絶縁膜２３を介してあり、前記表面境界より所
定の距離だけＮ型シリコン基板１８上に延在して
いる。

このように構成された第２の実施例の耐圧特性
を考える。順方向に電圧が印加された時、空乏層
は、第１の実施例と同じく、Ｐ型拡散領域２０と
Ｎ型シリコン基板１８とからなるPN接合に生じ
るが、ポリシリコンフイールドプレート電極３２
および３６の影響でシリコン表面で空乏層は伸張
し、表面での空乏層内の電界が下がるので、浅い
Ｐ型拡散深さでも高耐圧特性が得られる。空乏層
がＰ型拡散領域１９とパンチスルーを起こさない
のは、第１の実施例と同じくアルミ配線３１の存
在によつてである。

また、逆方向に電圧が印加された時、空乏層
は、第１の実施例と同じく、Ｐ型拡散領域１９と
Ｎ型シリコン基板１８とからなるPN接合に生じ
るが、アルミ配線３１およびアルミ電極３７の影
響でシリコン表面で空乏層は伸長し、表面での空
乏層内の電界が下がるので、浅いＰ型拡散深さで
も高耐圧特性が得られる。空乏層がＰ型拡散領域
２０とパンチスルーを起こさないのは、第１の実
施例と同じくポリシリコンフイールドプレート電
極３２の存在によつてである。

このように、第３の実施例では、高耐圧特性に
何ら影響を与えることなく、Ｐ型拡散領域の深さ
を第１の実施例と比較して浅くでき、それだけ製
造工程も楽になる。また、この第３の実施例にお
いても、製造工程において新らたな追加要因がな
いことは第１の実施例と同様である。

なお、この第３の実施例におけるdv／dt耐量、
駆動感度は従来例と同様である。

したがつて、第３の実施例では、第１の実施例
と比べてポリシリコンフイールドプレート電極お
よびアルミ配線電極部の面積が増すが、製造方法
は同じで素子の拡散深さを浅くすることができ製
造が容易になり、特性的にも第１の実施例と同様
に高耐圧、高dv／dt耐量、高駆動感度の高信頼
性のPNPN半導体スイツチであるという利点が
ある。

以上詳述したように、この発明においては、ア
ノード電極または半導体基板と第２のゲート電極
を電気的に結合する第２の配線層の下に、半導体
基板表面に反転層が発生するのを防止する第１の
配線層を設けるようにしたので、高耐圧、高
dv／dt耐量、高駆動感度特性を有する高信頼性
の製造容易なプレーナ型PNPN半導体スイツチ
を得ることができる。この発明によるPNPN半
導体スイツチは、交換機用通話路スイツチをはじ
め、あらゆるスイツチの分野に利用することがで
きる。

【図面の簡単な説明】

第１図は従来のPNPN半導体スイツチを示し、
Ａは断面図、Ｂは等価回路図、第２図はこの発明
のPNPN半導体スイツチの第１の実施例を示し、
Ａは平面図、Ｂは平面図のBB′で切つた断面図、
Ｃは等価回路図、第３図ＡおよびＢはこの発明の
第１の実施例のPNPN半導体スイツチのオフ耐
圧特性を説明するための断面図、第４図はこの発
明の第２の実施例を示す断面図、第５図はこの発
明の第３の実施例を示し、Ａは平面図、Ｂは平面
図のBB′で切つた断面図である。１８……Ｎ型シリコン基板、１９，２０……Ｐ
型拡散領域、２１，２２……Ｎ型拡散領域、２３
……絶縁膜、２４……第１のゲート絶縁層、２５
……ポリシリコンゲート電極、２６……抵抗、２
７……第２のゲート絶縁層、２８……アルミゲー
ト電極、２９……アノード電極、３１……アルミ
配線、３２，３６……ポリシリコンフイールドプ
レート電極、３４……Ｐゲート電極、３５……シ
ヤント抵抗、３７……アルミ電極、３８……カソ
ード電極、Ｄ１，Ｄ２……空乏層。

Claims

【特許請求の範囲】

１Ｎゲート領域として作用するＮ型単結晶半導
体基板と、この半導体基板の表面にＰ型不純物を
拡散して形成されたアノード領域と、このアノー
ド領域から所定の距離だけ離間して、前記半導体
基板表面にＰ型不純物を拡散して形成されたＰゲ
ート領域と、このＰゲート領域表面にＮ型不純物
を拡散して形成されたソース兼カソード領域と、
このソース兼カソード領域から所定の距離だけ離
間して、前記Ｐゲート領域内にＮ型不純物を拡散
して形成されたドレイン領域と、このドレイン領
域と前記ソース兼カソード領域間の前記半導体基
板表面に絶縁物を介して配置された第１のゲート
電極と、この第１のゲート電極表面に絶縁物を介
して配置された第２のゲート電極と、前記アノー
ド領域とオーミツク接触されたアノード電極と、
前記ソース兼カソード領域または前記Ｐゲート領
域とオーミツク接触されて、前記アノード領域と
前記Ｐゲート領域間の前記半導体基板表面に絶縁
物を介して配置され、前記半導体基板表面に反転
層が発生するのを防止する第１の配線層と、この
第１の配線層表面に絶縁物を介して配置され、前
記アノード電極または前記半導体基板と前記第２
のゲート電極を電気的に結合する第２の配線層と
を具備したプレーナ構造のPNPN半導体スイツ
チ。