JPS631738B2 - - Google Patents
Info
- Publication number
- JPS631738B2 JPS631738B2 JP55068126A JP6812680A JPS631738B2 JP S631738 B2 JPS631738 B2 JP S631738B2 JP 55068126 A JP55068126 A JP 55068126A JP 6812680 A JP6812680 A JP 6812680A JP S631738 B2 JPS631738 B2 JP S631738B2
- Authority
- JP
- Japan
- Prior art keywords
- charge
- scan
- insulating film
- ion implantation
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明はイオン注入方法、より詳しくは、イオ
ン注入時に基板と電気的に分離され、絶縁膜中に
埋込まれている電極をもつたウエハーへのイオン
注入において、1mA以上のイオンビームを用い
てイオン注入し(最近は10mA前後のイオンビー
ムが用いられることがある)、1回のスキヤンで
ウエハーに注入されるイオンの電荷密度を
12μcoul/cm2・scan以下とするイオン注入方法に
関する。
ン注入時に基板と電気的に分離され、絶縁膜中に
埋込まれている電極をもつたウエハーへのイオン
注入において、1mA以上のイオンビームを用い
てイオン注入し(最近は10mA前後のイオンビー
ムが用いられることがある)、1回のスキヤンで
ウエハーに注入されるイオンの電荷密度を
12μcoul/cm2・scan以下とするイオン注入方法に
関する。
従来の技術によるmA級のイオンビームを用い
たイオン注入における問題点の一つは、注入イオ
ンのもつ電荷がウエハー表面の絶縁膜に蓄積され
て惹起されるチヤージアツプ破壊があつた。かか
る破壊現象は、注入時に基板と電気的に分離さ
れ、絶縁膜中に埋込まれている電極例えばMOS
ダイナミツクRAMにおけるキヤパシタ電極また
はEPROMにおけるフローテイングゲート電極等
があると特に著しく、破壊が発生する確率はかな
り大である。
たイオン注入における問題点の一つは、注入イオ
ンのもつ電荷がウエハー表面の絶縁膜に蓄積され
て惹起されるチヤージアツプ破壊があつた。かか
る破壊現象は、注入時に基板と電気的に分離さ
れ、絶縁膜中に埋込まれている電極例えばMOS
ダイナミツクRAMにおけるキヤパシタ電極また
はEPROMにおけるフローテイングゲート電極等
があると特に著しく、破壊が発生する確率はかな
り大である。
具体的には以下の様に説明される。例えば第1
図の如く、半導体基板1上に酸化膜等の絶縁膜2
のパターンを形成し、それをマスクとして拡散層
4にイオン3を注入する場合、絶縁膜2の表面に
注入イオン3のもつ正の電荷10が蓄積される。
それに伴い半導体基板1の絶縁膜2との界面に負
の電荷20が誘起される。そしてある部分で図中
100の如く絶縁膜2の表面と基板1との間で一
種の放電現象が起こり、それに伴う熱により絶縁
膜2にピンホールが形成されてしまうことがあ
る。この様な現象をチヤージアツプ破壊という。
図の如く、半導体基板1上に酸化膜等の絶縁膜2
のパターンを形成し、それをマスクとして拡散層
4にイオン3を注入する場合、絶縁膜2の表面に
注入イオン3のもつ正の電荷10が蓄積される。
それに伴い半導体基板1の絶縁膜2との界面に負
の電荷20が誘起される。そしてある部分で図中
100の如く絶縁膜2の表面と基板1との間で一
種の放電現象が起こり、それに伴う熱により絶縁
膜2にピンホールが形成されてしまうことがあ
る。この様な現象をチヤージアツプ破壊という。
このチヤージアツプ破壊は、第2図に示す如
く、絶縁膜2中に電気的に浮遊状態である埋込み
電極5が存在する場合、さらに起こりやすくなり
無視できない問題となる。つまり注入イオン3の
もつ正の電荷30が絶縁膜2の表面に蓄積される
ことに伴い、埋込み電極5に負の電荷40、正の
電荷50さらに基板1と絶縁膜2との界面に負の
電荷がそれぞれ誘起される。そして例えば図中2
00の如く放電が生じると、そこに熱が発生し電
荷が流れやすい状態になり、しかも埋込み電極
5、基板1はいずれも導体で電荷が移動しやすい
ため、ますますその部分に電荷が集中して熱が発
生し絶縁膜2が破壊されてしまう。
く、絶縁膜2中に電気的に浮遊状態である埋込み
電極5が存在する場合、さらに起こりやすくなり
無視できない問題となる。つまり注入イオン3の
もつ正の電荷30が絶縁膜2の表面に蓄積される
ことに伴い、埋込み電極5に負の電荷40、正の
電荷50さらに基板1と絶縁膜2との界面に負の
電荷がそれぞれ誘起される。そして例えば図中2
00の如く放電が生じると、そこに熱が発生し電
荷が流れやすい状態になり、しかも埋込み電極
5、基板1はいずれも導体で電荷が移動しやすい
ため、ますますその部分に電荷が集中して熱が発
生し絶縁膜2が破壊されてしまう。
本出願の発明者は、前記のチヤージアツプ破壊
現象がビーム電流値のみならず(イオンのドース
(線量)を大にしたいときには、ビーム電流を大
にする)、ビームまたはウエハーのスキヤン速度
にも大きく依存し、両者の比として表わされる
「1回のスキヤンでウエハーに注入されるイオン
の電荷密度(Qで表わす)」なる量に対してある
閾値をもつことを確認し、その結果従来技術にお
いて経験されたチヤージアツプ破壊を回避しうる
ことを見出した。以下、本発明の方法を添付図面
の第3図を参照して説明する。
現象がビーム電流値のみならず(イオンのドース
(線量)を大にしたいときには、ビーム電流を大
にする)、ビームまたはウエハーのスキヤン速度
にも大きく依存し、両者の比として表わされる
「1回のスキヤンでウエハーに注入されるイオン
の電荷密度(Qで表わす)」なる量に対してある
閾値をもつことを確認し、その結果従来技術にお
いて経験されたチヤージアツプ破壊を回避しうる
ことを見出した。以下、本発明の方法を添付図面
の第3図を参照して説明する。
第3図において、横軸にスキヤン速度(面積)
を、縦軸にビーム電流をとつたグラフが示され
る。ここでスキヤン速度(面積)はビームがウエ
ハーを横切る速度である。
を、縦軸にビーム電流をとつたグラフが示され
る。ここでスキヤン速度(面積)はビームがウエ
ハーを横切る速度である。
実験の結果は小円、三角形および×で示される
が、小円はチヤージアツプ破壊がなかつたこと、
×はチヤージアツプ破壊が発生し、三角形はごく
一部で破壊があつたことを表示する。従つて図示
された直線は破壊が発生したか否かの二領域の境
界を示し、実験の結果上記したQは12μcoul/
cm2・scanに相当することが確認された。
が、小円はチヤージアツプ破壊がなかつたこと、
×はチヤージアツプ破壊が発生し、三角形はごく
一部で破壊があつたことを表示する。従つて図示
された直線は破壊が発生したか否かの二領域の境
界を示し、実験の結果上記したQは12μcoul/
cm2・scanに相当することが確認された。
それ故に、Qがこの値12μcoul/cm2・scan以下
となる条件の下にイオン注入を行えば、チヤージ
アツプ破壊現象を防ぐことができることになる。
このような条件を得るための具体的方法としては
次の三つがある。
となる条件の下にイオン注入を行えば、チヤージ
アツプ破壊現象を防ぐことができることになる。
このような条件を得るための具体的方法としては
次の三つがある。
(1) ビーム電流値を抑えること
(2) ビーム径を大きくすること
(3) スキヤン速度を上げること
(1)については、イオンビームのドースを大にす
るためには前述したようにビーム電流を上げなけ
ればならないから、ビーム電流値を抑えるといつ
ても限度がある。(2)にいうビーム径を大きくする
と、スキヤン幅が大となる為スキヤン面積が増
し、上記Qの値を小さくする事が出来る。
るためには前述したようにビーム電流を上げなけ
ればならないから、ビーム電流値を抑えるといつ
ても限度がある。(2)にいうビーム径を大きくする
と、スキヤン幅が大となる為スキヤン面積が増
し、上記Qの値を小さくする事が出来る。
上記の如き方法で行なえばチヤージアツプ破壊
を防ぐことができる理由については明らかではな
いが、おそらくは、1回のスキヤンで注入するイ
オンの量をチヤージアツプ破壊が生じない程度に
少なくし、次のスキヤンが前回のスキヤン時に蓄
積された電荷が放電された後に行なわれるように
して、常時絶縁膜中に過大な電荷が蓄積されない
ようにしているためと思われる。
を防ぐことができる理由については明らかではな
いが、おそらくは、1回のスキヤンで注入するイ
オンの量をチヤージアツプ破壊が生じない程度に
少なくし、次のスキヤンが前回のスキヤン時に蓄
積された電荷が放電された後に行なわれるように
して、常時絶縁膜中に過大な電荷が蓄積されない
ようにしているためと思われる。
かくして本発明の方法においては、1mA以上
のイオンビームを用いてイオン注入するに際し
て、1回のスキヤンでウエハーに注入されるイオ
ンの電荷密度を12μcoul/cm2・scan以下に抑える
のであるが、そのためには上掲の三点に留意し、
各場合に応じてそれぞれの値を選定することにな
る。かくの如く、三つの要素を適宜選定すること
によつて、チヤージアツプ破壊を回避して満足す
べきイオン注入が実施可能になる。
のイオンビームを用いてイオン注入するに際し
て、1回のスキヤンでウエハーに注入されるイオ
ンの電荷密度を12μcoul/cm2・scan以下に抑える
のであるが、そのためには上掲の三点に留意し、
各場合に応じてそれぞれの値を選定することにな
る。かくの如く、三つの要素を適宜選定すること
によつて、チヤージアツプ破壊を回避して満足す
べきイオン注入が実施可能になる。
第1図、第2図はチヤージアツプ破壊を説明す
るための説明的断面図で、第3図はスキヤン速度
(面積)とビーム電流との関係においてイオン注
入におけるチヤージアツプ破壊を示すグラフ、で
ある。
るための説明的断面図で、第3図はスキヤン速度
(面積)とビーム電流との関係においてイオン注
入におけるチヤージアツプ破壊を示すグラフ、で
ある。
Claims (1)
- 1 イオン注入時に基板と電気的に分離され、絶
縁膜中に埋込まれた電極をもつたウエハーへのイ
オン注入において、1mA以上のイオンビームを
用いて該イオン注入を行い、1回のスキヤンでウ
エハーに注入されるイオンの電荷密度を
12μcoul/cm2・scan以下とすることを特徴とする
イオン注入方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6812680A JPS56164526A (en) | 1980-05-22 | 1980-05-22 | Ion implantation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6812680A JPS56164526A (en) | 1980-05-22 | 1980-05-22 | Ion implantation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56164526A JPS56164526A (en) | 1981-12-17 |
| JPS631738B2 true JPS631738B2 (ja) | 1988-01-13 |
Family
ID=13364735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6812680A Granted JPS56164526A (en) | 1980-05-22 | 1980-05-22 | Ion implantation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56164526A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0546802U (ja) * | 1991-11-28 | 1993-06-22 | 小山 美子 | 合成樹脂製袋 |
| JPH0645903U (ja) * | 1992-11-24 | 1994-06-24 | 株式会社日本エンジニアリングサービス | 大型ゴミ袋 |
| JPH09453U (ja) * | 1996-06-21 | 1997-08-26 | 日本フィルム株式会社 | プラスチックシート製ゴミ収容ゴミ袋 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224418A (ja) * | 1985-03-29 | 1986-10-06 | Jeol Ltd | イオンビ−ム描画装置 |
-
1980
- 1980-05-22 JP JP6812680A patent/JPS56164526A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0546802U (ja) * | 1991-11-28 | 1993-06-22 | 小山 美子 | 合成樹脂製袋 |
| JPH0645903U (ja) * | 1992-11-24 | 1994-06-24 | 株式会社日本エンジニアリングサービス | 大型ゴミ袋 |
| JPH09453U (ja) * | 1996-06-21 | 1997-08-26 | 日本フィルム株式会社 | プラスチックシート製ゴミ収容ゴミ袋 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56164526A (en) | 1981-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20040038460A1 (en) | Methods of forming transistor gates; and methods of forming programmable read-only memory constructions | |
| JP3256021B2 (ja) | 半導体を備えたサイリスタ | |
| JPH04179274A (ja) | 半導体記憶装置の製造方法 | |
| US5717244A (en) | Semiconductor device having layers with varying lifetime characteristics | |
| US6373079B1 (en) | Thyristor with breakdown region | |
| KR20020094955A (ko) | 쉘로우 트렌치 분리부의 측벽에 임플란트한 반도체디바이스 | |
| JPS631738B2 (ja) | ||
| US5324669A (en) | Process for manufacturing a solid state image pickup device having increased charge storage and improved electronic shutter operation | |
| US5286978A (en) | Method of removing electric charge accumulated on a semiconductor substrate in ion implantation | |
| US6127248A (en) | Fabrication method for semiconductor device | |
| US4076558A (en) | Method of high current ion implantation and charge reduction by simultaneous kerf implant | |
| US6087215A (en) | Method of fabricating a DRAM device | |
| US5376576A (en) | Method for the insulation of polysilicon film in semiconductor device | |
| JPS6262070B2 (ja) | ||
| JP2799711B2 (ja) | 不揮発性記憶素子 | |
| JPH0227773A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2970457B2 (ja) | 電荷結合素子の製造方法 | |
| EP0424925B1 (en) | Method of removing electric charge accumulated on a semiconductor substrate in ion implantation | |
| JP3175280B2 (ja) | イオン注入方法 | |
| US6069074A (en) | Method of forming conductor shielding to prevent arcing effect during contact implant process | |
| JPS6146963B2 (ja) | ||
| JP2624371B2 (ja) | 半導体装置の製造方法 | |
| JP3057808B2 (ja) | イオン注入装置 | |
| JPH04225260A (ja) | 半導体装置およびその製造方法 | |
| JPH0927618A (ja) | Mos型半導体装置の製造方法 |