JPH0927618A - Ｍｏｓ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 製造工程におけるゲ−ト酸化膜の耐圧低下や
破壊を効果的に防止することが可能なＭＯＳ型半導体装
置の製造方法を提供すること。 【構成】 Ｓｉ（珪素）からなる半導体基板７上に素子
分離用厚膜酸化膜８とゲ−ト酸化膜９を介したゲ−ト電
極１０とを形成した状態で、素子分離用厚膜酸化膜８上
にフォトレジストパタ−ン１１を形成する。次いで、フ
ォトレジストパタ−ン１１およびゲ−ト電極１０を含む
半導体基板７上に、膜厚１０〜１００ｎｍのカ−ボン薄
膜１２を形成する。そして、イオン化されたＢ（ホウ
素）をイオン注入法により照射することによりドレイン
・ソ−ス領域１３を形成した後、酸素プラズマでカ−ボ
ン薄膜１２およびフォトレジストパタ−ン１１を灰化除
去する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳ型半導体装置の
製造方法、特にソ−ス・ドレイン領域形成の為に半導体
基板へＮ型もしくはＰ型不純物をド−ピングする際の改
良に関する。

【０００２】

【従来の技術】従来より、Ｎ型もしくはＰ型不純物を半
導体基板へド−ピングする方法としては、そのド−ピン
グ量およびド−ピング深さの制御精度の高さから、イオ
ン注入法が重用されている。従来のＭＯＳ型半導体装置
の製造方法における、ド−ピングおよびその前後の工程
を、図２を用い説明する。

【０００３】まず、半導体基板１上に素子分離用厚膜酸
化膜２とゲ−ト酸化膜３を介したゲ−ト電極４とが形成
された状態で（ａ）、次工程のイオン注入用マスクとし
て、素子分離用厚膜酸化膜２上にフォトレジストパタ−
ン５を形成する（ｂ）。なお、ゲ−ト電極４をフォトレ
ジストパタ−ンでマスク保護することは、その位置精度
の問題から、現状では行われていない。次に、イオン注
入法により、正にイオン化したＮ型不純物もしくはＰ型
不純物を、高電圧を印加することにより、それが取り付
けられている装置を介してア−ス電位になっている半導
体基板１に向かって加速し、図（ｃ）に示す矢印方向か
ら半導体基板１の上方全面に照射することによりド−ピ
ングして、ソ−ス、ドレイン領域６を形成した（ｃ）
後、酸素プラズマでフォトレジストパタ−ン５を除去す
る（ｄ）といった具合に行っていた。

【０００４】

【発明が解決しようとする課題】しかしながら、上記し
た従来の製造方法では、ゲ−ト酸化膜３で半導体基板１
と絶縁されているゲ−ト電極４は、照射された正のイオ
ン化不純物によりその全体が正に帯電するので、ゲ−ト
電極４とア−ス電位の半導体基板１との間で電界が生
じ、しかも、ゲ−ト酸化膜３はその厚みが１０〜１５ｎ
ｍと非常に薄いため、この帯電によってゲ−ト電極と半
導体基板との間の電界強度が異常に高まり、その結果、
放電が起こり、ゲ−ト酸化膜の破壊若しくは同膜の耐圧
低下を招くといった問題があった。なお、素子分離用厚
膜酸化膜５に関しては、それがフォトレジストパタ−ン
５で保護されておりまたその厚みも約５００ｎｍと厚い
ので、上記したような問題は生じない。

【０００５】上述した問題は、近年、いっそう集積度を
増す半導体集積回路にあって、ますますゲ−ト電極が微
細化し、ゲ−ト酸化膜が薄膜化する中で、さらに顕著に
なってきている。本発明は、上記問題点および背景に鑑
み、ゲ−ト酸化膜の耐圧低下や破壊を効果的に防止する
ことができるＭＯＳ型半導体装置の製造方法を提供する
ことを目的とする。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
め、請求項１記載のＭＯＳ型半導体装置の製造方法は、
半導体基板と、絶縁層を介して前記半導体基板上に設け
られたゲ−ト電極と、前記半導体基板に設けられ、ドレ
イン・ソ−ス領域を接続するドレイン・ソ−ス電極とか
らなるＭＯＳ型半導体装置の製造方法において、前記ゲ
−ト電極を前記絶縁層を介して前記半導体基板上に設け
た後、イオン注入法を用いたＮ型不純物もしくはＰ型不
純物のド−ピングによって前記ドレイン・ソ−ス領域を
形成する前に、導電性薄膜を少なくとも前記ゲ−ト電極
露出面と前記半導体基板露出面とを架橋するように被覆
し、前記ドレイン・ソ−ス領域形成後、前記ドレイン・
ソ−ス電極取付前に、前記導電性薄膜を除去することを
特徴としている。

【０００７】また、請求項２記載のＭＯＳ型半導体装置
の製造方法は、請求項１記載のＭＯＳ型半導体装置の製
造方法に対して、導電性薄膜をゲ−ト電極の全露出面お
よびドレイン・ソ−ス領域を含む半導体基板の前記ゲ−
ト電極取付側の全露出面に被覆することを特徴としてい
る。また、請求項３記載のＭＯＳ型半導体装置の製造方
法は、請求項１または２記載のＭＯＳ型半導体装置の製
造方法に対して、導電性薄膜は膜厚が１０〜１００ｎｍ
のカ−ボン薄膜であることを特徴としている。

【０００８】

【作用】請求項１記載のＭＯＳ型半導体装置の製造方法
によれば、イオン注入法を用いたＮ型もしくはＰ型不純
物のド−ピングの際、イオン電荷を有した前記不純物は
半導体基板だけではなくゲ−ト電極にも照射されるの
で、ゲ−ト電極は帯電しようとするが、イオン電荷は、
ゲ−ト電極露出面と半導体基板露出面とを架橋するよう
に被覆した導電性薄膜を介して、ゲ−ト電極と半導体基
板との間を自由に移動することができるので、ゲ−ト電
極と半導体基板との間には、電位差が生じ無いか、生じ
ても極僅かであり、ゲ−ト電極と半導体基板の間の絶縁
層の破壊若しくは同層の耐圧低下を招くほど強い電界は
発生しない。

【０００９】請求項２記載のＭＯＳ型半導体装置の製造
方法によれば、イオン注入法を用いたＮ型もしくはＰ型
不純物のド−ピングの際、イオン電荷を有した前記不純
物は半導体基板だけではなくゲ−ト電極にも照射される
ので、ゲ−ト電極は帯電しようとするが、イオン電荷
は、ゲ−ト電極の全露出面およびドレイン・ソ−ス領域
を含む半導体基板のゲ−ト電極取付側の全露出面に被覆
した導電性薄膜を介して、ゲ−ト電極と半導体基板との
間を自由に移動することができるので、ゲ−ト電極と半
導体基板との間には、電位差が生じ無いか、生じても極
僅かであり、ゲ−ト電極と半導体基板の間の絶縁層の破
壊若しくは同層の耐圧低下を招くほど強い電界は発生し
ない。

【００１０】請求項３記載のＭＯＳ型半導体装置の製造
方法によれば、イオン注入法を用いたＮ型もしくはＰ型
不純物のド−ピングの際、イオン電荷を有した前記不純
物は半導体基板だけではなくゲ−ト電極にも照射される
ので、ゲ−ト電極は帯電しようとするが、イオン電荷
は、膜厚が１０〜１００ｎｍのカ−ボン薄膜を介して、
ゲ−ト電極と半導体基板との間を自由に移動することが
できるので、ゲ−ト電極と半導体基板との間には、電位
差が生じ無いか、生じても極僅かであり、ゲ−ト電極と
半導体基板の間の絶縁層の破壊若しくは同層の耐圧低下
を招くほど強い電界は発生しない。なお、膜厚を１０〜
１００ｎｍとしたのは、膜厚が１０ｎｍ以上であれば、
ゲ−ト電極と半導体基板との間の十分な導電性が確保で
き、また、１００ｎｍ以下であれば、不純物ド−ピング
時の同不純物の同膜通過性を十分に保証できるからであ
る。

【００１１】

【実施例】以下、本発明の実施例について、図面を用い
て詳細に説明する。図１は、本発明の製造方法に係る製
造工程図である。図に示すように、まず、Ｓｉ（珪素）
からなる半導体基板７上に素子分離用厚膜として膜厚約
５００ｎｍの酸化膜８と膜厚１０〜１５ｎｍのゲ−ト酸
化膜９を介した多結晶シリコン膜からなるゲ−ト電極１
０とを形成した状態で（ａ）、素子分離用厚膜酸化膜８
上にフォトレジストパタ−ン１１を形成する（ｂ）。こ
こまでの工程は、公知の手法を用いることにより簡単に
実現できるので、ここでは詳細な説明は省略する。

【００１２】つづいて、真空蒸着法を用い、（ｃ）に示
すように、フォトレジストパタ−ン１１およびゲ−ト電
極１０を含む半導体基板７上に、膜厚１０〜１００ｎｍ
のカ−ボン薄膜１２を形成する。膜厚を１０〜１００ｎ
ｍとしたのは、１０ｎｍより薄いと、その形成過程で、
ゲ−ト電極１０の側壁１０ａにカ−ボン薄膜が形成され
にくくなり、そのため、ゲ−ト電極１０と半導体基板７
の間の導電性が悪くなり、１００ｎｍより厚いと、後述
するＰ型不純物のド−ピングの際に、Ｐ型不純物がカ−
ボン薄膜１２を通過しにくくなるためである。

【００１３】カ−ボン薄膜１２が形成された状態で、イ
オン注入法により、（ｄ）に示すように、矢印の方向か
ら正にイオン化されたＢ（ホウ素）（Ｐ型不純物）を照
射する。このとき、イオン化されたＢ（ホウ素）は、カ
−ボン薄膜１２を突き抜け、図（ｄ）に示すようにソ−
ス、ドレイン領域６を形成する。一方、フォトレジスト
パタ−ン１２で被覆されている素子分離用厚膜酸化膜１
２には、Ｂ（ホウ素）は達しない。また、ゲ−ト電極１
０に達したＢ（ホウ素）の有するイオン電荷は、カ−ボ
ン薄膜１２を経由して、半導体基板１に流れ、さらに
は、半導体基板１が取り付けられている装置に抜けてい
く。したがって、ゲ−ト電極１０と半導体基板１との間
で電界が発生することは無く、よって、放電によりゲ−
ト酸化膜９が損傷されることは無い。

【００１４】次いで、酸素プラズマでカ−ボン薄膜１２
およびフォトレジストパタ−ン１１を灰化除去する
（ｅ）。これ以降、ソ−ス電極、ドレイン電極の取り付
け等の工程を経て、ＭＯＳ型半導体装置が完成するが、
それらの工程も公知の手法を用いることにより簡単に実
現できるので、ここでは詳細な説明は省略する。

【００１５】なお、上記実施例では、カ−ボン薄膜の形
成に、真空蒸着法を用いたが、これに限定されるもので
はなく、例えば、スパッタリング法や化学的気層成長法
（ＣＶＤ法）を用いてもよい。また、上記実施例では、
Ｐ型不純物をド−ピングする場合を示したが、Ｎ型不純
物、例えばＰ（リン）、Ａｓ（ひ素）のド−ピングも同
様の方法で実施可能である。

【００１６】

【発明の効果】以上、請求項１記載の発明に係るＭＯＳ
型半導体装置の製造方法によれば、ゲ−ト電極を絶縁層
を介して半導体基板上に設けた後、イオン注入法を用い
たＮ型不純物もしくはＰ型不純物のド−ピングによって
ドレイン・ソ−ス領域を形成する前に、導電性薄膜を少
なくとも前記ゲ−ト電極露出面と前記半導体基板露出面
とを架橋するように被覆するので、イオン注入法により
Ｐ型もしくはＮ型不純物をド−ピングする際、ゲ−ト電
極が帯電せず、よって、ゲ−ト電極と半導体基板との間
の放電によるゲ−ト電極と半導体基板との間の絶縁層の
耐圧低下および破壊を防止することができる。

【００１７】以上、請求項２記載の発明に係るＭＯＳ型
半導体装置の製造方法によれば、ゲ−ト電極を絶縁層を
介して半導体基板上に設けた後、イオン注入法を用いた
Ｎ型不純物もしくはＰ型不純物のド−ピングによってド
レイン・ソ−ス領域を形成する前に、導電性薄膜をゲ−
ト電極の全露出面およびドレイン・ソ−ス領域を含む半
導体基板のゲ−ト電極取付側の全露出面に被覆するの
で、請求項１記載のＭＯＳ型半導体装置の製造方法の効
果と同じものが得られる。

【００１８】以上、請求項３記載の発明に係るＭＯＳ型
半導体装置の製造方法によれば、導電性薄膜が膜厚１０
〜１００ｎｍのカ−ボン薄膜なので、請求項１記載のＭ
ＯＳ型半導体装置の製造方法の効果に加えて、イオン注
入法によるＰ型もしくはＮ型不純物のド−ピング時の、
ゲ−ト電極と半導体基板との間の十分な導電性とＰ型も
しくはＮ型不純物の導電性薄膜の十分な通過性とを確保
できるといった効果が得られる。

【図面の簡単な説明】

【図１】（ａ）は、本発明の製造方法による１工程を示
した図である。（ｂ）は、本発明の製造方法による１工
程を示した図である。（ｃ）は、本発明の製造方法によ
る１工程を示した図である。（ｄ）は、本発明の製造方
法による１工程を示した図である。（ｅ）は、本発明の
製造方法による１工程を示した図である。

【図２】（ａ）は、従来の製造方法による１工程を示し
た図である。（ｂ）は、従来の製造方法による１工程を
示した図である。（ｃ）は、従来の製造方法による１工
程を示した図である。（ｄ）は、従来の製造方法による
１工程を示した図である。

【符号の説明】

７ 半導体基板 ８ 素子分離用厚膜酸化膜 ９ ゲ−ト酸化膜 １０ ゲ−ト電極 １１ フォトレジストパタ−ン １２ カ−ボン薄膜 １３ ドレイン・ソ−ス領域

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、絶縁層を介して前記半導
   体基板上に設けられたゲ−ト電極と、前記半導体基板に
   設けられ、ドレイン・ソ−ス領域を接続するドレイン・
   ソ−ス電極とからなるＭＯＳ型半導体装置の製造方法に
   おいて、 前記ゲ−ト電極を前記絶縁層を介して前記半導体基板上
   に設けた後、イオン注入法を用いたＮ型不純物もしくは
   Ｐ型不純物のド−ピングによって前記ドレイン・ソ−ス
   領域を形成する前に、導電性薄膜を少なくとも前記ゲ−
   ト電極露出面と前記半導体基板露出面とを架橋するよう
   に被覆し、 前記ドレイン・ソ−ス領域形成後、前記ドレイン・ソ−
   ス電極取付前に、前記導電性薄膜を除去することを特徴
   とするＭＯＳ型半導体装置の製造方法。
2. 【請求項２】 前記導電性薄膜を前記ゲ−ト電極の全露
   出面および前記ドレイン・ソ−ス領域を含む前記半導体
   基板の前記ゲ−ト電極取付側の全露出面に被覆すること
   を特徴とする請求項１記載のＭＯＳ型半導体装置の製造
   方法。
3. 【請求項３】 前記導電性薄膜は膜厚が１０〜１００ｎ
   ｍのカ−ボン薄膜であることを特徴とする請求項１また
   は２記載のＭＯＳ型半導体装置の製造方法。