JPS63174356A - 画像処理用半導体装置 - Google Patents

画像処理用半導体装置

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JPS63174356A
JPS63174356A JP62005070A JP507087A JPS63174356A JP S63174356 A JPS63174356 A JP S63174356A JP 62005070 A JP62005070 A JP 62005070A JP 507087 A JP507087 A JP 507087A JP S63174356 A JPS63174356 A JP S63174356A
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JP
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semiconductor layer
photoelectric conversion
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image processing
semiconductor device
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JP62005070A
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Tetsunori Wada
哲典 和田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、デジタル画像情報処理に用いられる半導体装
置に係６す、特に同一画面内の複数の画像から動く部分
のみを抽出、或いは動く画像の有無を検知する画像処理
用半導体装置に関する。
た画像をメモリ５２に蓄え、しかるのちＣＰＵ５３を用
いてメモリ５２内のデータに対してシリアル処理を施す
手法が採られている。例えば、同−画面内の複数の像の
中から動く画像のみを抽出する際は、時刻ｔ１での物体
５４．５５の像を受光素子５１で画素毎に分割されたデ
ジタルデータとして、入出力制御装置５６を介してＣＰ
Ｕ５３の制御の下にメモリ５２内のアドレス５７に蓄え
る。さらに、時刻ｔ２における像を同様にして、メモリ
５２内の別のアドレス５８に蓄える。このとき、メモリ
５２内には第６図に示すように２つの異なる時刻のデジ
タル化された像６１．６２に関する像のデータが領域６
３．６４に存在することになる。従って、同一画素に対
応するデータ同志の排他的論理和を取ることにより、動
く像の輪郭６５が抽出される。
しかしながら、この種の装置にあっては次のような問題
があった。即ち、受光部、記憶部及び論理演算部等の空
間的な距離が大きくなるので、高速で信号を送ることは
困難である。さらに、受光°１４１時間が画素数に比例
して長くな７てしまう等シ の問題があった。
（発明が解決しようとする問題点） このように従来、受光部、記憶部及び論理演算部等の機
能毎に異なる部品を組合わせた画像処理用半導体装置に
おいては、全体構成の小型化が困難であり、また画素数
の増加に伴い処理スピードが大、幅に低下する等の欠点
があった。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、画素数が増大しても十分速い処理スピ
ードを得ると共に、構成の小型化をはかることができ、
動く画像の抽出等に好適する画像処理用半導体装置を提
供することにある。
［発明の構成コ （問題点を解決するための手段） 本発明の骨子は、異なる機能を有する部品を積層配置す
る、所謂３次元構造を採用することにある。
即ち本発明は、同一画面内の複数の画像から動く部分の
みを抽出、或いは動く画像の有無を検知する画像処理用
半導体装置において、複数の光電変換素子をマトリック
ス状に配置してなる第１の各出力をそれぞれ記憶する記
憶要素、上記光電変換素子の各出力をそれぞれ記憶する
記憶要素をマトリックス状に配置してなる第２の各出力
をそれぞれ記憶する記憶要素、この半導体層の記憶要素
とは時間的にずれて上記光電変換素子の各出力をそれぞ
れ記憶する記憶要素をマトリックス状に配置してなる第
３の各出力をそれぞれ記憶する記憶要素、上記第２及び
第３の半導体層の対応する記憶要素に蓄えられたデータ
の論理演算を行う論理素子をマトリックス状に配置して
なる第４の各出力をそれぞれ記憶する記憶要素を具備し
、前記第１乃至第４の半導体層を任意の順で積層配置す
るようにしたものである。
（作用） 上記構成であれば、受光部、記憶部及び論理演算部等を
積層一体化しているので、全体の構成を小型化すること
ができ、さらに各部間の配線を極めて短くすることがで
きる。従って、信号処理に要する時間を短くすることが
可能となり、画素数の増大に対しても十分に対処するこ
とができる。
（実施例） 以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わる画像処理用半導体装
置を模式的に示す概略構成図である。図中１は複数の第
１の半導体層であり、この層１には光電変換素子１０が
マトリックス状に配置されている。光電変換素子１０は
、受光強度で抵抗の変わる素子、例えばアモルファスＳ
ｉから形成されている。２は第２の半導体層であり、こ
の層２には上記光電変換素子１０に対応して複数のメモ
リ回路（記憶要素）２０がマトリックス状に形成されて
いる。３は第３の半導体層であり、この層３には第２の
半導体層２と同様にメモリ素子３０が形成されている。
４は第４の半導体層であり、この層４には上記光電変換
素子１０に対応して複数の論理演算素子４０がマトリッ
クス状に形成され、さらにタイミング制御回路４１が形
成されている。
第２図は上記装置の一画素相当分を示す回路構成因であ
る。第１の半導体層１の光電変換素子１０は、コンデン
サ１１と並列接続されている。
第２の半導体層２のメモリ回路２０は、インバータ２１
．２２及びトランジスタ２３を閉ループ構成に接続して
なるものである。メモリ回路２ｏの入力端は入力用トラ
ンジスタ２４を介して前記光電変換素子１０に接続され
、出力端は出力用トランジスタ２５を介して後述する排
他的論理ゲート第３の半導体層３には、第２の半導体層
２と同様に、インバータ３１．３２及びＭＯＳトランジ
スタ３３からなるメモリ回路３０と、トランジスタ３４
．〜，３６とが形成されてい志。また、第４の半導体層
４の論理演算素子４０は排他的論理和ゲートであり、こ
の排他的論理和ゲート４ｏの入力端子に前記２つのメモ
リ回ｍｚｏ、ｓｏの出力が与えられ、トランジスタ４２
を介してその論理和出力が取出されるものとなっている
。また、第４の半導体層４には、前記第１の半導体層１
の光電変換素子１０に所定の電位ｖ、８を与えるための
トランジスタ４３が形成されている。
次に、上記構成された本装置の作用を、第３図のタイミ
ングチャートを参照して説明する。
まず、動作に先立ちリセット信号φ　　を“Ｈ“ＳＲ にし、光電変換素子１０の片側の電位を所定の電位ｖＰ
ｓに設定する。時刻ｔ１でφＰＳＲをＬ″にすると、受
光量に応じて時刻１．／　まで電位が変化する。この間
、メモリ回路２ｏの一つの端子Ｐｔ１から時刻ｔ１′ま
での受光量が２値化されてメモリ回路２０にラッチされ
る。
同様にして、メモリ回路３０に時刻ｔ２〜ｔ２′の受光
量をラッチした後、２つのメモリ内容をパルスφ　　に
よって排他的論理和ゲートＤＴ ４０に転送する。その後、パルスφ　　によって、ｕｒ 排他的論理和をとったデータを外部に出力する。
かくして得られる画像データは、対象物が動いていない
場合“Ｌ”となり、対象物が動いている場合のみ“Ｈ”
となる。従って、同一画面内の複数の画像から動く部分
のみを抽出することができる。そしてこの場合、受光部
となる光電変換素子１０、記憶部となるメモリ回路２０
．３０、さらに論理演算部となる排他的論理ゲート４０
を積層一体化しているので、全体の構成を大幅に小型化
することができる。さらに、各部間の配線を極めて短く
できるので、信号伝達を高速で行うことも可能となり、
全体としての処理時間を著しく短縮することができる。
従って、画素数が増大しても十分速いスピードで信号処
理を行うことができ、法によりｐ型ＭＯＳ）ランジスタ
４２を形成する。
一・七のトランジスタ４２は、前記第４の半導体層４の
排他的論理和ゲート４０の一部をなすものである。
次いで、第４図（ｂ）に示す如く、ＣＶＤ法により全面
を厚さ約０．８〜１．２［μ７７Ｚ］の５ｉ０２膜４３
で覆った後、エツチング工程で基板４１を露出させるた
めの穴を形成する。続いて、厚さ約０．８［μ７ＩＬ］
の多結晶シリコン膜をスバツタ工程で形成したのち、こ
れを電子ビームの照射によりアニールし、第３の半導体
層３としての単結晶Ｓｔ層４４を形成する。その後、第
４図（ｃ）に示す如く、メモリ回路３０の一部をなすト
ランジスタ４５を形成する。
次いで、第４図（ｄ）に示す如く、全体を厚さ約０．８
〜１．２　Ｃｔｔｍｌ　（１）ＣＶＤ−Ｓ　ｉ　０２膜
４３で再び覆い、単結晶部を露出して上層の単結晶化の
際の種部とするための開口部をエツチングで形成する。
この５ｉ０２膜４３の上に厚さ約０．６［μ７ＩＬ］の
多結晶シリコン膜を堆積した後、電子ビームの照射によ
り単結晶化し、再び第２の半導体層２としての単結晶Ｓ
１層４４を形成する。そ４７．アモルファスＳＬ膜４８
及び透明電極４９をこの順で形成し、前記第１の半導体
層１の光電変換素子１０を形成する。これにより、第１
乃至第４の半導体層１．〜，４を積層一体化してなる半
導体装置が実現されることになる。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記第１乃至第４の半導体層の積層順序は
任意に変更することが可能である。
但し、光電変換素子を形成する第１の半導体層は、十分
な入射光量を得るために最上層であるのが望ましい。さ
らに、光電変換素子としてはアモルファスシリコンを用
いたものの代りに、ＰＩＮフォトダイオード等を用いる
ことが可能である。また、第２及び第３の半導体層のメ
モリ回路は前記第２図に同等限定されるものではなく、
仕様に応じて適宜変更可能である。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。
［発明の効果］ 以上詳述したように本発明によれば、受光部。
一連化をはかり得、動く画像の抽出等に用いられる画像
処理用半導体装置として有効な効果を発揮する。
【図面の簡単な説明】
第１図は本発明の一実施例に係わる画像処理用半導体装
置を模式的に示す概略構成図、第２図は上記装置の一画
素相当分を示す°回路構成図、第３図は上記装置の動作
を説明するためのタイミングチャート、第４図上記装置
の製造工程を示す断面図、第５図及び第６図はそれぞれ
従来の問題点を説明するための模式図である。 １・・・第１の半導体層、２・・・第２の半導体層、３
・・・第３の半導体層、４・・・第４の半導体層、１０
・・・光電変換素子、２０．３０・・・メモリ素子、４
０・・・論理演算素子。 出願人　工業技術院長　飯塚幸三 第３図 第４図

Claims (4)

    【特許請求の範囲】
  1. （１）複数の光電変換素子をマトリックス状に配置して
    なる第１の半導体層と、上記光電変換素子の各出力をそ
    れぞれ記憶する記憶要素をマトリックス状に配置してな
    る第２の半導体層と、この半導体層の記憶要素とは時間
    的にずれて上記光電変換素子の各出力をそれぞれ記憶す
    る記憶要素をマトリックス状に配置してなる第３の半導
    体層と、上記第２及び第３の半導体層の対応する記憶要
    素に蓄えられたデータの論理演算を行う論理素子をマト
    リックス状に配置してなる第４の半導体層とを具備し、
    前記第１乃至第４の半導体層を任意の順で積層してなる
    ことを特徴とする画像処理用半導体装置。
  2. （２）前記第１の半導体層は、最上層にあることを特徴
    とする特許請求の範囲第１項記載の画像処理用半導体装
    置。
  3. （３）前記光電変換素子は、アモルファスシリコンから
    なるものであることを特徴とする特許請求の範囲第１項
    記載の画像処理用半導体装置。
  4. （４）前記論理素子は、排他的論理和回路であることを
    特徴とする特許請求の範囲第１項記載の画像処理用半導
    体装置。
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