JPS63175953A - シ−ケンシヤルアクセスメモリ - Google Patents
シ−ケンシヤルアクセスメモリInfo
- Publication number
- JPS63175953A JPS63175953A JP845587A JP845587A JPS63175953A JP S63175953 A JPS63175953 A JP S63175953A JP 845587 A JP845587 A JP 845587A JP 845587 A JP845587 A JP 845587A JP S63175953 A JPS63175953 A JP S63175953A
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- JP
- Japan
- Prior art keywords
- level
- write address
- row counter
- counter
- ring pointer
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、通信・信号処理の分野に使用されるシーケン
シャルアクセスメモリに関するものである。
シャルアクセスメモリに関するものである。
第４図は、従来のエラスティックストア回路を示す系統
図である。第４図において、ＣＩｌ〜Ｃ４４はストアセ
ル、ＷＲはライトアドレスロウカウンタ、ＷＣはライト
アドレスカラムカウンタ、ＲＲはリードアドレスロウカ
ウンタ、ＲＣはリードアドレスカラムカウンタ、ＷＲ１
〜ＷＲ４，ＷＣ１〜ＷＣ４，ＲＲＩ〜ＲＲ４，ＲＣＩ〜
ＲＣ４はリングポインタである。また、ＷＳは書込み開
始信号、ＤＩは入力データ、Ｒ３は読出し開始信号、Ｄ
ｏは出力データである。
図である。第４図において、ＣＩｌ〜Ｃ４４はストアセ
ル、ＷＲはライトアドレスロウカウンタ、ＷＣはライト
アドレスカラムカウンタ、ＲＲはリードアドレスロウカ
ウンタ、ＲＣはリードアドレスカラムカウンタ、ＷＲ１
〜ＷＲ４，ＷＣ１〜ＷＣ４，ＲＲＩ〜ＲＲ４，ＲＣＩ〜
ＲＣ４はリングポインタである。また、ＷＳは書込み開
始信号、ＤＩは入力データ、Ｒ３は読出し開始信号、Ｄ
ｏは出力データである。
次に動作について説明する。書込み開始信号ＷＳが外部
から入力されると、ライトアドレスロウカウンタＷＲに
おいては、リングポインタＷＲＩのみ「Ｈ」レベルとな
り、リングポインタＷＲ２〜ＷＲ４はｒＬＪレベルとな
る。ライトアドレスカラムカウンタＷＣにおいては、同
じくリングポインタＷＣＩのみｒＨＪレベルとなり、リ
ングポインタＷＣ２〜ＷＣ４はｒＬＪレベルとなる。
から入力されると、ライトアドレスロウカウンタＷＲに
おいては、リングポインタＷＲＩのみ「Ｈ」レベルとな
り、リングポインタＷＲ２〜ＷＲ４はｒＬＪレベルとな
る。ライトアドレスカラムカウンタＷＣにおいては、同
じくリングポインタＷＣＩのみｒＨＪレベルとなり、リ
ングポインタＷＣ２〜ＷＣ４はｒＬＪレベルとなる。
これ以降は、クロックパルス（図示せず）がはいるたび
に、ライトアドレスロウカウンタＷＲにおいては、リン
グポインタＷＲＩ→ＷＲ２→ＷＲ３−ＷＲ４とｒＨＪレ
ベルが伝わり、リングポインタＷＲ４のレベル＝「Ｈ」
の１クロツク後には、リングポインタＷＲＩのレベル＝
「Ｈ」となり、同時にライトアドレスカラムカウンタＷ
Ｃにおいても、リングポインタＷＣＩのレベル＝ｒＬＪ
。
に、ライトアドレスロウカウンタＷＲにおいては、リン
グポインタＷＲＩ→ＷＲ２→ＷＲ３−ＷＲ４とｒＨＪレ
ベルが伝わり、リングポインタＷＲ４のレベル＝「Ｈ」
の１クロツク後には、リングポインタＷＲＩのレベル＝
「Ｈ」となり、同時にライトアドレスカラムカウンタＷ
Ｃにおいても、リングポインタＷＣＩのレベル＝ｒＬＪ
。
リングポインタＷＣ２のレベル＝「Ｈ」となる。
以上のようにして、アドレスが１つずつ歩進し、ストア
セルがアクセスされる。読出しも、読出し開始信号Ｒ３
により、書込みと同様の動作となる。
セルがアクセスされる。読出しも、読出し開始信号Ｒ３
により、書込みと同様の動作となる。
従来のエラスティックストア回路は以上のように構成さ
れているので、ストアセル１列、１行に対しそれぞれリ
ングポインタを１個備えねばならず、ストアセルに比べ
て構成素子数の多いリングポインタを数多く必要とする
ので、全体の構成素子数が増すという問題があった。
れているので、ストアセル１列、１行に対しそれぞれリ
ングポインタを１個備えねばならず、ストアセルに比べ
て構成素子数の多いリングポインタを数多く必要とする
ので、全体の構成素子数が増すという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ストア容量を増加しても構成素
子数の増加を抑制できるシーケンシャルアクセスメモリ
を得ることにある。
の目的とするところは、ストア容量を増加しても構成素
子数の増加を抑制できるシーケンシャルアクセスメモリ
を得ることにある。
このような目的を達成するために本発明は、リングポイ
ンタを用いてアドレスを１つずつ歩進させ、シーケンシ
ャルにデータの書込み・読出しを行なうシーケンシャル
アクセスメモリにおいて、リングポインタを分割して３
つ以上のアドレスデコーダを構成し、３次元以上のアド
レッシングを行なうようにしたものである。
ンタを用いてアドレスを１つずつ歩進させ、シーケンシ
ャルにデータの書込み・読出しを行なうシーケンシャル
アクセスメモリにおいて、リングポインタを分割して３
つ以上のアドレスデコーダを構成し、３次元以上のアド
レッシングを行なうようにしたものである。
本発明に係わるシーケンシャルアクセスメモリにおいて
は、３次元以上のアドレッシングを行なう。
は、３次元以上のアドレッシングを行なう。
本発明に係わるシーケンシャルアクセスメモリの一実施
例としてのエラスティックストア回路を第１図に示す。
例としてのエラスティックストア回路を第１図に示す。
第１図において、ＣＩｌ〜Ｃ（２ｎ）（２ｎ）は（２ｎ
） Ｘ （２ｎ）ビットの容量のストア回路を構成する
ストアセル、ＷＡは補助ライトアドレスロウカウンタ、
ＷＡＩ、ＷＡ２はリングポインタ、０１〜Ｇ （２ｎ）
はアンドゲートであり、ライトアドレスロウカウンタＷ
Ｒと補助ライトアドレスロウカウンタＷＡとで第４図の
ライトアドレスロウカウンタＷＲに対応する。また、ｒ
１〜ｒｎ、ａｔ、ａ２はリングポインタＷＲ１〜ＷＲｎ
、 ＷＡ １、ＷＡ２から出力される信号、Ａ −Ａ
（２ｎ）はアドレスデータである。なお、第１図におい
て第４図と同一部分又は相当部分には同一符号が付しで
ある。
） Ｘ （２ｎ）ビットの容量のストア回路を構成する
ストアセル、ＷＡは補助ライトアドレスロウカウンタ、
ＷＡＩ、ＷＡ２はリングポインタ、０１〜Ｇ （２ｎ）
はアンドゲートであり、ライトアドレスロウカウンタＷ
Ｒと補助ライトアドレスロウカウンタＷＡとで第４図の
ライトアドレスロウカウンタＷＲに対応する。また、ｒ
１〜ｒｎ、ａｔ、ａ２はリングポインタＷＲ１〜ＷＲｎ
、 ＷＡ １、ＷＡ２から出力される信号、Ａ −Ａ
（２ｎ）はアドレスデータである。なお、第１図におい
て第４図と同一部分又は相当部分には同一符号が付しで
ある。
第１図に示すエラスティックストア回路は３つのアドレ
スデコーダを有する。すなわち、ライトアドレスロウカ
ウンタＷＲと補助ライトアドレスロウカウンタＷＡとラ
イトアドレスカラムカウンタＷＣである。
スデコーダを有する。すなわち、ライトアドレスロウカ
ウンタＷＲと補助ライトアドレスロウカウンタＷＡとラ
イトアドレスカラムカウンタＷＣである。
次に動作について説明する。第１図のように構成された
エラスティックストア回路において書込み開始信号ＷＳ
（第４図参照）が入力されると、リングポインタＷＲ
Ｉの出力信号ｒ１およびリングポインタＷＡＩの出力信
号ａ１がｒＨＪレベルとなり、出力信号ｒ２〜ｒｎとａ
２はｒＬＪレベルとなる。これらの信号がアンドゲート
０１〜Ｇ（２ｎ）に入力され、アドレスデータＡ１がｒ
ＨＪレベル、Ａ２〜Ａ （２ｎ）がｒＬＪレベルとなり
、アドレッシングが行なわれる。
エラスティックストア回路において書込み開始信号ＷＳ
（第４図参照）が入力されると、リングポインタＷＲ
Ｉの出力信号ｒ１およびリングポインタＷＡＩの出力信
号ａ１がｒＨＪレベルとなり、出力信号ｒ２〜ｒｎとａ
２はｒＬＪレベルとなる。これらの信号がアンドゲート
０１〜Ｇ（２ｎ）に入力され、アドレスデータＡ１がｒ
ＨＪレベル、Ａ２〜Ａ （２ｎ）がｒＬＪレベルとなり
、アドレッシングが行なわれる。
これより以降、１クロツクパルスごとに、ライトアドレ
スロウカウンタＷＲにおいて、「Ｈ」レベルの出力信号
が１つずつ歩進し、ライトアドレスロウカウンタＷＲに
おいて１周する、すなわちＷＲ１→ＷＲ２→・・・→Ｗ
Ｒｎ−４ＷＲ１というようにｒＨＪレベルの出力が移行
すると、出力信号ａ１が「Ｌ」レベル、ａ２がｒＨＪレ
ベルとなる。ライトアドレスロウカウンタＷＲが次に１
周すると、出力信号ａ１が「Ｈ」レベル、ａ２が「Ｌ」
レベルとなり、ライトアドレスカラムカウンタＷＣが１
つ歩進する。
スロウカウンタＷＲにおいて、「Ｈ」レベルの出力信号
が１つずつ歩進し、ライトアドレスロウカウンタＷＲに
おいて１周する、すなわちＷＲ１→ＷＲ２→・・・→Ｗ
Ｒｎ−４ＷＲ１というようにｒＨＪレベルの出力が移行
すると、出力信号ａ１が「Ｌ」レベル、ａ２がｒＨＪレ
ベルとなる。ライトアドレスロウカウンタＷＲが次に１
周すると、出力信号ａ１が「Ｈ」レベル、ａ２が「Ｌ」
レベルとなり、ライトアドレスカラムカウンタＷＣが１
つ歩進する。
本実施例は、このような動作をするので、ストアセル数
が同一の場合、従来例と比較して、ライトアドレスロウ
カウンタＷＲのリングポインタの数が１／２となる。
が同一の場合、従来例と比較して、ライトアドレスロウ
カウンタＷＲのリングポインタの数が１／２となる。
１６ビツト×１６ビツトのエラスティックスト子回路の
一例を第２の実施例として第２図に示す。
一例を第２の実施例として第２図に示す。
第２図において、Ｃは１６ビツト×１６ビツトのストア
セルマトリクス、Ｇはアンドゲートの集まりであるアン
ドゲート群である。この第２の実施例は、ライトアドレ
スロウカウンタＷＲと補助ライトアドレスロウカウンタ
ＷＡを共に４個のリングポインタで構成したものであり
、ライトアドレスロウカウンタＷＲは４個の信号ｒ１〜
ｒ４、補助ライトアドレスロウカウンタＷＡは４個の信
号ａ１〜ａ４を出力する。またライトアドレスカラムカ
ウンタＷＣは１６ビツトに応じて１６個の信号ｂ１〜ｂ
１６を出力する。
セルマトリクス、Ｇはアンドゲートの集まりであるアン
ドゲート群である。この第２の実施例は、ライトアドレ
スロウカウンタＷＲと補助ライトアドレスロウカウンタ
ＷＡを共に４個のリングポインタで構成したものであり
、ライトアドレスロウカウンタＷＲは４個の信号ｒ１〜
ｒ４、補助ライトアドレスロウカウンタＷＡは４個の信
号ａ１〜ａ４を出力する。またライトアドレスカラムカ
ウンタＷＣは１６ビツトに応じて１６個の信号ｂ１〜ｂ
１６を出力する。
この第２の実施例においては、補助ライトアドレスロウ
カウンタＷＡが４個で構成されているので、ストアセル
数が同一の場合、従来例と比較して、ライトアドレスロ
ウカウンタＷＲの数が１／４となる。
カウンタＷＡが４個で構成されているので、ストアセル
数が同一の場合、従来例と比較して、ライトアドレスロ
ウカウンタＷＲの数が１／４となる。
第２の実施例におけるタイムチャートを第３図に示す。
第３図において、（ａ）はクロックを示し、（ｂ）〜（
ｄ）はライトアドレスロウカウンタＷＲの出力信号、（
Ｑ）〜（ｈ）は補助ライトアドレスロウカウンタＷＡの
出力信号、（ｉ）、 （Ｊ）はライトアドレスカラムカ
ウンタＷＣの出力信号を示す。第３図から分かるように
、補助ライトアドレスロウカウンタＷＡの出力信号の数
に反比例してライトアドレスロウカウンタＷＲの数を減
少させることができる。
ｄ）はライトアドレスロウカウンタＷＲの出力信号、（
Ｑ）〜（ｈ）は補助ライトアドレスロウカウンタＷＡの
出力信号、（ｉ）、 （Ｊ）はライトアドレスカラムカ
ウンタＷＣの出力信号を示す。第３図から分かるように
、補助ライトアドレスロウカウンタＷＡの出力信号の数
に反比例してライトアドレスロウカウンタＷＲの数を減
少させることができる。
以上の第１．第２実施例の動作説明においては、書込み
動作のみを示したが、読出し動作も、同様の構成とする
ことにより、同様の動作となる。すなわち、リードアド
レスロウカウンタＲＲのリングポインタ数を補助リード
アドレスロウカウンタ（図示せず）の出力信号数に反比
例して減少させることができる。
動作のみを示したが、読出し動作も、同様の構成とする
ことにより、同様の動作となる。すなわち、リードアド
レスロウカウンタＲＲのリングポインタ数を補助リード
アドレスロウカウンタ（図示せず）の出力信号数に反比
例して減少させることができる。
なお、上記実施例では、ライトアドレスロウカウンタＷ
Ｒ→補助ライトアドレスロウカウンタＷＡ−ライトアド
レスカラムカウンタＷＣの順にアドレッシングを変化さ
せたが、この順は任意であり、どの順にしても同様の効
果を奏する。
Ｒ→補助ライトアドレスロウカウンタＷＡ−ライトアド
レスカラムカウンタＷＣの順にアドレッシングを変化さ
せたが、この順は任意であり、どの順にしても同様の効
果を奏する。
また、上記実施例では、アドレスデコーダを３次元的に
したが、これは４次元でもよく、更に構成素子数を減少
できる効果がある。
したが、これは４次元でもよく、更に構成素子数を減少
できる効果がある。
さらに、上記実施例では、エラスティックストア回路の
場合について説明したが、他のシーケンシャルアクセス
メモリであってもよく、上記実施例と同様の効果を奏す
る。
場合について説明したが、他のシーケンシャルアクセス
メモリであってもよく、上記実施例と同様の効果を奏す
る。
以上説明したように本発明は、リングポインタを分割し
て３つ以上のアドレスデコーダを構成し、３次元以上の
アドレッシングを行なうことにより、ライトアドレスロ
ウカウンタのリングポインタの数を補助ライトアドレス
ロウカウンタの出力信号数に反比例して、またリードア
ドレスロウカウンタのリングポインタの数を補助リード
アドレスロウカウンタの出力信号数に反比例して減少さ
せることができるので、ストア容量を増加しても構成素
子数の増加を抑制できる効果がある。
て３つ以上のアドレスデコーダを構成し、３次元以上の
アドレッシングを行なうことにより、ライトアドレスロ
ウカウンタのリングポインタの数を補助ライトアドレス
ロウカウンタの出力信号数に反比例して、またリードア
ドレスロウカウンタのリングポインタの数を補助リード
アドレスロウカウンタの出力信号数に反比例して減少さ
せることができるので、ストア容量を増加しても構成素
子数の増加を抑制できる効果がある。
第１図は本発明に係わるシーケンシャルアクセスメモリ
の一実施例としてのエラスティックストア回路を示す系
統図、第２図はその第２の実施例を示す系統図、第３図
は第２図の回路の動作を説明するためのタイムチャート
、第４図は従来のエラスティックストア回路を示す系統
図である。 ＷＲ・・・ライトアドレスロウカウンタ、ＷＡ・・・補
助ライトアドレスロウカウンタ、ＷＣ・・・ライトアド
レスカラムカウンタ、ＷＲＩ〜ＷＲｎ、ＷＡＩ、 ＷＡ
２． ＣＩ １〜Ｇ（２ｎ）（２ｎ）・・・ストア
セル、Ｇ１〜Ｇ （２ｎ）・・・アンドゲート。
の一実施例としてのエラスティックストア回路を示す系
統図、第２図はその第２の実施例を示す系統図、第３図
は第２図の回路の動作を説明するためのタイムチャート
、第４図は従来のエラスティックストア回路を示す系統
図である。 ＷＲ・・・ライトアドレスロウカウンタ、ＷＡ・・・補
助ライトアドレスロウカウンタ、ＷＣ・・・ライトアド
レスカラムカウンタ、ＷＲＩ〜ＷＲｎ、ＷＡＩ、 ＷＡ
２． ＣＩ １〜Ｇ（２ｎ）（２ｎ）・・・ストア
セル、Ｇ１〜Ｇ （２ｎ）・・・アンドゲート。
Claims (2)
- （１）リングポインタを用いてアドレスを１つずつ歩進
させ、シーケンシャルにデータの書込み・読出しを行な
うシーケンシャルアクセスメモリにおいて、前記リング
ポインタを分割して３つ以上のアドレスデコーダを構成
し、３次元以上のアドレッシングを行なうことを特徴と
するシーケンシャルアクセスメモリ。 - （２）シーケンシャルアクセスメモリはエラスティック
ストア回路であることを特徴とする特許請求の範囲第１
項記載のシーケンシャルアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP845587A JPS63175953A (ja) | 1987-01-17 | 1987-01-17 | シ−ケンシヤルアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP845587A JPS63175953A (ja) | 1987-01-17 | 1987-01-17 | シ−ケンシヤルアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63175953A true JPS63175953A (ja) | 1988-07-20 |
Family
ID=11693600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP845587A Pending JPS63175953A (ja) | 1987-01-17 | 1987-01-17 | シ−ケンシヤルアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63175953A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535170A (en) * | 1994-05-27 | 1996-07-09 | Mitsubishi Denki Kabushiki Kaisha | Sequential access memory that can have circuit area reduced |
| US5612926A (en) * | 1994-11-30 | 1997-03-18 | Mitsubishi Denki Kabushiki Kaisha | Sequential access memory |
-
1987
- 1987-01-17 JP JP845587A patent/JPS63175953A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535170A (en) * | 1994-05-27 | 1996-07-09 | Mitsubishi Denki Kabushiki Kaisha | Sequential access memory that can have circuit area reduced |
| US5612926A (en) * | 1994-11-30 | 1997-03-18 | Mitsubishi Denki Kabushiki Kaisha | Sequential access memory |
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