JPS63177468A - サイリスタ - Google Patents
サイリスタInfo
- Publication number
- JPS63177468A JPS63177468A JP62299081A JP29908187A JPS63177468A JP S63177468 A JPS63177468 A JP S63177468A JP 62299081 A JP62299081 A JP 62299081A JP 29908187 A JP29908187 A JP 29908187A JP S63177468 A JPS63177468 A JP S63177468A
- Authority
- JP
- Japan
- Prior art keywords
- region
- thyristor
- junction
- electric field
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/251—Lateral thyristors
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はサイリスタの構造に係シ、特に高信頼性、高耐
圧のサイリスタに関する。
圧のサイリスタに関する。
単方向性サイリスタもしくは双方向性サイリスタ（トラ
イアック）は、ＰＮ接合を複数筒布し、装置動作時、順
方向にバイアスされるＰＮ接合と。
イアック）は、ＰＮ接合を複数筒布し、装置動作時、順
方向にバイアスされるＰＮ接合と。
逆方向にバイアスされるＰＮ接合を隣接して設ける場合
が多い。その場合、二つの接合にはさまれた層は、しば
しば低濃度にされる。例えば三重拡散製法のサイリスタ
、トライアックで高耐圧分野で使用されるものはその不
純物濃度は極めて低いものとされる。その状態では単な
るＰＮ接合の不安定性（イオン的汚染、結晶欠陥に起因
する）とは別の種類の第１図に示すような不安定性（リ
−理と呼ぶ）において起こシ易い。同図において特性Ａ
は初期の状態、特性ＢはＢＴ処理後の状態を示す。それ
は、ＢＴ処理により、逆バイアス接合側で絶縁膜中、も
しくは絶縁−表面において電荷の分布に変化が生じ、そ
の影響が半導体表面に及び逆バイアス接合の表面空乏層
が異常に伸長して、隣接する頭バイアス接合近傍まで到
着することにより表面リーク電流が生じるものである。
が多い。その場合、二つの接合にはさまれた層は、しば
しば低濃度にされる。例えば三重拡散製法のサイリスタ
、トライアックで高耐圧分野で使用されるものはその不
純物濃度は極めて低いものとされる。その状態では単な
るＰＮ接合の不安定性（イオン的汚染、結晶欠陥に起因
する）とは別の種類の第１図に示すような不安定性（リ
−理と呼ぶ）において起こシ易い。同図において特性Ａ
は初期の状態、特性ＢはＢＴ処理後の状態を示す。それ
は、ＢＴ処理により、逆バイアス接合側で絶縁膜中、も
しくは絶縁−表面において電荷の分布に変化が生じ、そ
の影響が半導体表面に及び逆バイアス接合の表面空乏層
が異常に伸長して、隣接する頭バイアス接合近傍まで到
着することにより表面リーク電流が生じるものである。
該現象は半導体装置を高耐圧化するため、阻止ＰＮ接合
の低不純物濃度側の不純物濃度を低くし、表面゛を被覆
する絶縁膜の種類、形成方法、処理プロセスを表面空乏
層がよく伸長するものを選べば選ぶ程、顕著に発生する
ことは明らかである。
の低不純物濃度側の不純物濃度を低くし、表面゛を被覆
する絶縁膜の種類、形成方法、処理プロセスを表面空乏
層がよく伸長するものを選べば選ぶ程、顕著に発生する
ことは明らかである。
本発明の目的はかかる従来技術による欠点を除去した有
効なサイリスタを提供することである。
効なサイリスタを提供することである。
本発明の特徴は順方向にバイアスされるＰＮ接合と逆方
向にバイアスされるＰＮ接合とを基板表面に有するサイ
リスタにおいて、順方向にバイアスされるＰＮ接合上に
第１０電界電極を設は逆方向にバイアスされるＰＮ接合
上に第２０電界１！体を設けたことである。
向にバイアスされるＰＮ接合とを基板表面に有するサイ
リスタにおいて、順方向にバイアスされるＰＮ接合上に
第１０電界電極を設は逆方向にバイアスされるＰＮ接合
上に第２０電界１！体を設けたことである。
第２０電界電極によυ表面空乏層を伸びやすくしかつ第
１０電界電極によりその伸び過ぎを阻止して表面リーク
電流の発生を防止できるから、動作の安定なサイリスタ
が実現できる。
１０電界電極によりその伸び過ぎを阻止して表面リーク
電流の発生を防止できるから、動作の安定なサイリスタ
が実現できる。
第２図は本発明による構造と、従来構造のＢＴ処理にお
ける変動状態を下記に述べるプレーナ形サイリスタの場
合について比較したデータで、本発明による構造が十分
に目的を達していることが分かる。同図において特性Ｘ
は従従技術によるもので、特性Ｙは本発明によるもので
ある。
ける変動状態を下記に述べるプレーナ形サイリスタの場
合について比較したデータで、本発明による構造が十分
に目的を達していることが分かる。同図において特性Ｘ
は従従技術によるもので、特性Ｙは本発明によるもので
ある。
以下図面に基ずいて本発明を説明する。第３図は本発明
の詳細な説明したもので、Ｎ型基板１にＰ型領域２，３
、Ｐｉ領域２の内にＮ＋領域９を設け、さらにＮ中領域
３には空乏層４を伸長させるための従来から用いられて
いる電界電極５が、又Ｐ凰領域３には、本発明による、
空乏層４を阻止する電界電極６がそれぞれ設けられてい
る。同図から明らかｑように本発明によれば伸長した空
乏層４は電界！、［６により端部７で阻止されるからり
一り電流が少ない安定なものとなる。
の詳細な説明したもので、Ｎ型基板１にＰ型領域２，３
、Ｐｉ領域２の内にＮ＋領域９を設け、さらにＮ中領域
３には空乏層４を伸長させるための従来から用いられて
いる電界電極５が、又Ｐ凰領域３には、本発明による、
空乏層４を阻止する電界電極６がそれぞれ設けられてい
る。同図から明らかｑように本発明によれば伸長した空
乏層４は電界！、［６により端部７で阻止されるからり
一り電流が少ない安定なものとなる。
次に第４図に基すいて本発明の一実施例を説明する。先
ず、Ｎ型の半導体基板１１に両側から選択的に基板とは
逆電溝形であるＰ型の不純物を基板を選択的に突き抜け
るまで熱拡散し、拡散層１２を形成する。基板と逆電溝
形の不純物を同様に基板に選択的に拡散し、拡散層１３
ｍ、１３ｂを形成する。さらに層１３！Ｌの中へ基板と
同電導形であるＮ型の不純物を選択的に拡散し１層１９
を形成する。さらに基板１１０表面には、拡散中もしく
は、その後で数千λ〜数μの膜厚の絶縁膜１８が形成さ
れるが、高耐圧半導体装置の場合、基板の不純物濃度は
、１０− のオーダ、場合によりては１０ 帰 のオー
ダまで低められ、かつ、空乏層１４先端の曲率半径を犬
きくして電界集中を緩和するため、絶縁膜１８は、上述
したように基板１１０中の少数キャリアを表面に蓄積さ
せるような種類、作成条件、処理条件が耐圧分布をよく
するために選ばれる。例えば（１）鉛系あるいは亜鉛系
のガラス、あ−る砂は（ｉｉ）８１０□膜とｋｔ２０３
等金属酸化−へ二 物薄膜を積層した膜、あるいは（ｉｉｉ） ｓ ｉ ｏ
２膜中の正の可動イオンをリンで固定化した後、適当な
表面処理を施こした膜、あるいは、半導体表面を過酸化
水素あるいは過酸化水素にアミン基を含む液を混合した
液で前処理した後、化学反応により低温で被覆した膜等
である。次に従来ニジ用いられている電界電極１５およ
び本発明の表面リーク電流の発生を防止する半導体の電
界電極１６を形成する。
ず、Ｎ型の半導体基板１１に両側から選択的に基板とは
逆電溝形であるＰ型の不純物を基板を選択的に突き抜け
るまで熱拡散し、拡散層１２を形成する。基板と逆電溝
形の不純物を同様に基板に選択的に拡散し、拡散層１３
ｍ、１３ｂを形成する。さらに層１３！Ｌの中へ基板と
同電導形であるＮ型の不純物を選択的に拡散し１層１９
を形成する。さらに基板１１０表面には、拡散中もしく
は、その後で数千λ〜数μの膜厚の絶縁膜１８が形成さ
れるが、高耐圧半導体装置の場合、基板の不純物濃度は
、１０− のオーダ、場合によりては１０ 帰 のオー
ダまで低められ、かつ、空乏層１４先端の曲率半径を犬
きくして電界集中を緩和するため、絶縁膜１８は、上述
したように基板１１０中の少数キャリアを表面に蓄積さ
せるような種類、作成条件、処理条件が耐圧分布をよく
するために選ばれる。例えば（１）鉛系あるいは亜鉛系
のガラス、あ−る砂は（ｉｉ）８１０□膜とｋｔ２０３
等金属酸化−へ二 物薄膜を積層した膜、あるいは（ｉｉｉ） ｓ ｉ ｏ
２膜中の正の可動イオンをリンで固定化した後、適当な
表面処理を施こした膜、あるいは、半導体表面を過酸化
水素あるいは過酸化水素にアミン基を含む液を混合した
液で前処理した後、化学反応により低温で被覆した膜等
である。次に従来ニジ用いられている電界電極１５およ
び本発明の表面リーク電流の発生を防止する半導体の電
界電極１６を形成する。
それは先ず絶Ｍ膜１８に所定のコンタクト用の穴を開け
た後、エピタキシャル技術によりネ細物を含んだ数千え
〜数μの厚さの多結晶シリコン膜を形成し、電界電極１
５．１６に相当する部分をフォトレジスト膜で被覆保護
して、ＨＦ −ＨＮＯ３系エツチング液で不要部分を除
去することにより実現される。次にＡｔ、あるいはＭｏ
等単層金属あるいは、Ｐｔ−Ｔｉ−Ａｕ等多層金属によ
りミ極２１を形成した後、ＣＶ′Ｄ技術により低温でＳ
ｔＯ□膜もしくはＰＳＧ膜２０を形成し、ワイヤゲンデ
ィング部分に所定の穴を開け、裏面にＡｕ蒸着膜により
、オーミックコンタクトのためへ電極を形成し完成する
。
た後、エピタキシャル技術によりネ細物を含んだ数千え
〜数μの厚さの多結晶シリコン膜を形成し、電界電極１
５．１６に相当する部分をフォトレジスト膜で被覆保護
して、ＨＦ −ＨＮＯ３系エツチング液で不要部分を除
去することにより実現される。次にＡｔ、あるいはＭｏ
等単層金属あるいは、Ｐｔ−Ｔｉ−Ａｕ等多層金属によ
りミ極２１を形成した後、ＣＶ′Ｄ技術により低温でＳ
ｔＯ□膜もしくはＰＳＧ膜２０を形成し、ワイヤゲンデ
ィング部分に所定の穴を開け、裏面にＡｕ蒸着膜により
、オーミックコンタクトのためへ電極を形成し完成する
。
このようなＰＮＰＮ構造の半導体装置すなわちす。
イリスタは、基板１１０不純物濃度が最も低いため図の
ように電極２２に正、電極２１に負を印加すると空乏層
１４は電界電極１５により伸長が促進され領域１２へ到
達してしまうか、リーク電流が大となシネ安定となるが
、本発明では電界電極１６が設けられているから表面空
乏層が端部１７にて阻止され、リーク電流は小となシ安
定なものとなる。
ように電極２２に正、電極２１に負を印加すると空乏層
１４は電界電極１５により伸長が促進され領域１２へ到
達してしまうか、リーク電流が大となシネ安定となるが
、本発明では電界電極１６が設けられているから表面空
乏層が端部１７にて阻止され、リーク電流は小となシ安
定なものとなる。
ここで電界電極１６について、さらに説明を補足するな
らば、その形状は順方向バイアスのＰＮ接合を取シ囲む
ものであれば、例えば丸形リングであっても、角形リン
グでありてもよいことは勿論である。また上記実施例に
て示したようＫ、半導体装置にかけられるバイアスの極
性が反転することがある場合には両方のＰＮ接合に電界
電極１６を形成する方がより有効である。さらにまた電
界電極１６は金属で形成することも可能である。しかし
、多結晶シリコン等半導体による電界電極の方が、耐圧
分布の低下を防ぎ、ウェハース当シのペレット収率の低
下を防ぐので、より有利である。
らば、その形状は順方向バイアスのＰＮ接合を取シ囲む
ものであれば、例えば丸形リングであっても、角形リン
グでありてもよいことは勿論である。また上記実施例に
て示したようＫ、半導体装置にかけられるバイアスの極
性が反転することがある場合には両方のＰＮ接合に電界
電極１６を形成する方がより有効である。さらにまた電
界電極１６は金属で形成することも可能である。しかし
、多結晶シリコン等半導体による電界電極の方が、耐圧
分布の低下を防ぎ、ウェハース当シのペレット収率の低
下を防ぐので、より有利である。
第５図はラテラル形サイリスタに本発明を適用した第２
０実施例である。第４図と同じ機能の所は同一の符号で
示しであるが、空乏層１４の一方の端部１７は多結晶シ
リコン半導体の電界電極１６によって伸長が阻止される
と同時に他方の端部１７′はＮ＋領域２３によりて阻止
出来る。
０実施例である。第４図と同じ機能の所は同一の符号で
示しであるが、空乏層１４の一方の端部１７は多結晶シ
リコン半導体の電界電極１６によって伸長が阻止される
と同時に他方の端部１７′はＮ＋領域２３によりて阻止
出来る。
第１図は従来技術によるサイリスタにおける逆電圧とリ
ーク電流との関係を初期状態およびＢＴ処理後の状態に
ついて示したグラフである。第２図はサイリスタにおけ
るＢＴ待時間リーク電流との関係を従来技術および本発
明について示したグラフである。第３図は本発明の詳細
な説明する断面図である。第４図および第５図はそれぞ
れ本発明の第１０実施例および第２０実施例を示す断面
図である。 面図において、１，１１はＮｕ半導体基板、２゜３．１
２，１３．１３ｍ、１３ｂはＰｉ領領域４，１４は空乏
層、５，６．１５．１６は電界電極、７．７’は空乏層
の端部、８．１８は絶縁膜、９，１９゜２３はＮ＋領領
域２０はＰＳＧ膜、２１，２２．２４は電極である。 第３図 １０° １０１１０２１０３ 逆電圧（Ｖ） ８７時間（Ｈｒ）
ーク電流との関係を初期状態およびＢＴ処理後の状態に
ついて示したグラフである。第２図はサイリスタにおけ
るＢＴ待時間リーク電流との関係を従来技術および本発
明について示したグラフである。第３図は本発明の詳細
な説明する断面図である。第４図および第５図はそれぞ
れ本発明の第１０実施例および第２０実施例を示す断面
図である。 面図において、１，１１はＮｕ半導体基板、２゜３．１
２，１３．１３ｍ、１３ｂはＰｉ領領域４，１４は空乏
層、５，６．１５．１６は電界電極、７．７’は空乏層
の端部、８．１８は絶縁膜、９，１９゜２３はＮ＋領領
域２０はＰＳＧ膜、２１，２２．２４は電極である。 第３図 １０° １０１１０２１０３ 逆電圧（Ｖ） ８７時間（Ｈｒ）
Claims (1)
- 半導体基板に一導電型の第１の領域と、該第１０領域に
隣接する逆導電型の第２の領域および第３の領域と、該
第２０領域内に形成された前記一導電型の第４０領域と
を有し、前記第１の領域の不純物濃度は前記第２０領域
の不純物濃度より低濃度でありかつ前記第１の領域と前
記第２の領域とで形成されるＰＮ接合は逆方向にバイア
スされており、さらに前記第１の領域と前記第３０領域
とで形成されるＰＮ接合は順方向にバイアスされている
サイリスタにおいて、前記第３の領域に接続された第１
の電極が絶縁膜を介して前記第１の領域上に延びるより
に設けられかつ前記第４の領域に接続された第２の電極
が絶縁膜を介して前記第１０領域上にまで延びるように
設けられ、前記逆方向にバイアスされているＰＮ接合に
よって前記第１の領域内に拡大する空乏層を前記第２の
電極によって延びやすくし、かつ該空乏層が前記順方向
にバイアスされているＰＮ接合へ到着するのを前記第１
の電極によって阻止していることを特徴とするサイリス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299081A JPS63177468A (ja) | 1987-11-27 | 1987-11-27 | サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299081A JPS63177468A (ja) | 1987-11-27 | 1987-11-27 | サイリスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7855277A Division JPS5412682A (en) | 1977-06-30 | 1977-06-30 | Thyristor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63177468A true JPS63177468A (ja) | 1988-07-21 |
Family
ID=17867937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62299081A Pending JPS63177468A (ja) | 1987-11-27 | 1987-11-27 | サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63177468A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50782A (ja) * | 1973-05-02 | 1975-01-07 | ||
| JPS5027485A (ja) * | 1973-07-11 | 1975-03-20 | ||
| JPS52104075A (en) * | 1976-02-27 | 1977-09-01 | Toshiba Corp | Semiconductor element |
| JPS538575A (en) * | 1976-07-12 | 1978-01-26 | Mitsubishi Electric Corp | Semiconductor device |
-
1987
- 1987-11-27 JP JP62299081A patent/JPS63177468A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50782A (ja) * | 1973-05-02 | 1975-01-07 | ||
| JPS5027485A (ja) * | 1973-07-11 | 1975-03-20 | ||
| JPS52104075A (en) * | 1976-02-27 | 1977-09-01 | Toshiba Corp | Semiconductor element |
| JPS538575A (en) * | 1976-07-12 | 1978-01-26 | Mitsubishi Electric Corp | Semiconductor device |
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