JPH03165577A - 半導体デバイスとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） この発明は例えば静電誘導トランジスタ（５１丁）のよ
うな半導体デバイスの製造方法に関するものである。

（背景技術） 欧州特許公開公報第１９０５０８号は静電誘導トランジ
スタの製造方法を開示しており、その方法は、各々が第
１および第２の主要面を有する第１および第２の半導体
本体を備える工程と、第１の主要面のうち少な（とも１
つの面に隣接して整流接合パターンを設ける工程と、そ
の整流接合パターンが第２の主要面間で電荷キャリアの
流れ通路を規定する半導体デバイスを形成するため、２
つの半導体本体を接合すべく２つの第１の主要面をボン
ディングする工程とを具えている。

前記欧州特許公開公報第１９０５０８号の第４Ａ図から
第４Ｆ図を参照して説明されているように、２つの第１
の主要面は“°スライス・ボンディング（ｓｌｉｃｅ−
ｂｏｎｄｉｎｇ）”や“スライス・リンギング（ｓｌｉ
ｃｅ−ｗｒｉｎｇｉｎｇ）’　として知られている工程
によって接着され、その工程では第１の主要面は５０ｎ
ｍ以下の好適には５ｎ■以下の面凹凸を備えた光学的平
坦さになるようポリッシュ（ｐｏｌ　１ｓｈ）され、こ
の工程は“ミラー・ポリッシング（ｍｉｒｒｏｒ−ｐｏ
ｌｉｓｈｉｎｇ）″として知られている。ミラーポリッ
シュされた第１の主要面は２つの第１の主要面間でボン
ディングを確立するため接触され、接合された本体は次
に接着を強固にするため熱処理を受ける。

２つの第１の主要面を接触する前に、第１および第２の
半導体本体と反対導電形のイオンを、反対導電形の層パ
ターンを規定すべく適切なマスクを介して、１つの第１
の主要面に導入して整流接合パターンが設けられ、その
反対導電形の層パターンは第１および第２の半導体本体
とともに、第１および第２の半導体本体のボンディング
後、第２の主要面間に電荷キャリアの流れ通路を形成し
静電誘導トランジスタの埋めこみゲート層を提供するｐ
ｎ接合を形成する。電気的接触がゲートトランジスタの
一部を露出するメサ構造を設けるべく第１および第２の
半導体本体のうちの１つを介した溝をエツチングするこ
とにより、電荷キャリア通路を制御するバイアス電圧を
印加できる埋込みゲート層へなされる。電気的接触はま
たデバイスを完成させるべく２つの第２の主要面にも備
えられる。

この発明の目的は、容易に接触が可能で相対的に低抵抗
通路を提供できる１つの第１の主要面に整流接合が形成
される静電誘導トランジスタ（ＳＩＴ）の製造方法を提
供せんとするものである。

（発明の開示） この明細書に記載された発明の１つは、各々が第１およ
び第２の主要面を有する第１および第２の半導体本体を
備える工程と、第１の主要面のうち少なくとも１つの面
に隣接して整流接合パターンを設ける工程と、その整流
接合パターンが第２の主要面間で電荷キャリアの流れ通
路を規定する半導体デバイスを形成するため、２つの半
導体本体を接合すべく２つの第１の主要面をボンディン
グする工程とを具える半導体デバイスの製造方法におい
て、当該製造方法が、第１および第２の半導体本体の少
なくとも１つとショットキ接合を形成する電気的導電性
パターンを１つの第１の主要面に設けることにより整流
接合パターンを設ける工程で特徴づけられる半導体デバ
イスの製造方法にある。

またもう１つの発明は、各々が第１および第２の主要面
を有する第１および第２の半導体本体を具え、整流接合
パターンが第１の主要面のうち少なくとも１つの面に隣
接して設けられ、その整流接合パターンが第２の主要面
間で電荷キャリアの流れ通路を規定する半導体デバイス
を形成するため２つの第１の主要面が接合された半導体
デバイスにおいて、整流接合パターンが１つの第１の主
要面上に設けられ、第１および第２の半導体のうち少な
くとも１つとショットキ接合を形成する電気的導電性パ
ターンで提供されることを特徴とする半導体デバイスを
提供するにある。

本発明に係る方法は容易に接触が可能で相対的に低抵抗
通路を提供できる埋込み整流接合パターンの形成を可能
とする。さらに、より高い電界が前述のｐｎ接合より前
述のショットキ接合に存在してより高いブレークダウン
電圧が得られる。

電気的導電性パターンが１つの第１の主要面の１つまた
は複数の溝の形成と電気的導電性材料をその溝に提供す
ることで設けられる。

電気的導電性パターンは電気的導電性グリッドとして形
成されてよく、それへの電気的接触は第２の主要面間の
電荷キャリアの流れ通路を提供するグリッドのアパーチ
ャでなされる。例えば、第１および第２の半導体本体は
１つの導電形であり、電気的導電性パターンとオーミッ
ク接触を形成するため第１および第２の半導体本体のう
ちの１つを介して延在する反対導電形の高くトープされ
た領域を形成して電気的接触が電気的導電性パターンに
提供される。

この半導体デバイスは例えば静電誘導トランジスタでよ
く、第１および第２の半導体本体は電気的接触がなされ
る第２の主要面に隣接した比較的高くドープされた層と
第１の主要面に隣接した同じ導電形の比較的低くドープ
された層とを具えている。

第１の主要面同士は光学的に平坦な活性面を形成するた
め第１の主要面をミラーポリッシュし、第１の主要面で
の接着を確立するためポリッシュされた面を接触し、第
１の主要面間の接着を強固にするため接合された本体同
士を熱処理することにより接着されてよい。

電気的導電性パターンは、モリブデン　シリサイド、タ
ングステン　シリサイド、チタニウムシリサイドのよう
な金属性導電シリサイドまたはタングステン　ナイトラ
イド、ハフニウム　ナイトライドのような金属性導電ナ
イトライドから選択された材料により形成されてよい。

（実施例） 以下添付図面を参照し実施例により本発明の詳細な説明
する。

添付図面はすべて略図であってスケールは問題にしてい
ない。特に層や領域の厚みなどは誇張してかかれており
、反対に他の寸法は縮小してかかれている。また全図面
を通して同じあるいは同様な対象部分には同一の参照番
号が付されている。

図面を参照するに、そこには半導体バブイス１０（第８
図参照）の製造方法が示されており、その方法は各々が
第１および第２の主要面２と３．１２と１３それぞれを
有する第１および第２の半導体本体を備える工程と、第
１の主要面のうち少なくとも１つの面１２に隣接して整
流接合パターン２１を設ける工程と、その整流接合パタ
ーン２１が第２の主要面間で電荷キャリアの流れ通路を
規定する半導体デバイス１０を形成するため、２つの半
導体本体１と１１とを接合すべく第１の主要面２と１２
とをボンディングする工程とを具えている。

本発明によれば製造方法は第１および第２の半導体本体
１および１１のうちの少なくとも１つとショットキ接合
２１を形成する電気的導電性パターン２０を１つの第１
の主要面１２に設けることにより整流接合パターン２１
を規定する工程を具えている。

埋込み整流接合パターンはかく形成されてよく、それは
整流接合がより高いブレークダウン電圧が可能であるよ
うｐｎ接合パターンと比較して相対的に低い抵抗通路を
備え、比較的高い電界が印加可能である。

本発明に係る製造方法ではかくて整流接合が、導入され
るドーパントの拡散特性に依存しない比較的簡単な方法
で半導体デバイスのなかに埋込まれることが可能である
。

第１図から第３図および第５図から第８図は静電誘導ト
ランジスタ（ＳＩＴ）を製造する本発明に係る製造方法
の一例を詳細に示す断面図である。

第１図はこの例ではｎ導電形の単結晶シリコン本体ｌを
具える第１の半導体本体１を示している。

シリコン本体１は比較的低くドープされ、典型的には約
４０　ｏｈｍ−ｃｍＯ比抵抗と約６０μｍの厚みを有し
ていてよい。

第１図に示されるように、マスキング層１７が第１の半
導体本体１の１つの第１の主要面上に設けられる。マス
キング層Ｉ７は窓１７ａを有し、その窓を介して単結晶
シリコン本体ｌが、１つの第１の主要面２において、溝
のパターンＩ８を設けるべく適切な公知のエツチング技
術を用いてエッチされる。この例では、通常の等方性エ
ツチング技術が円い底面の溝１８を設けるべく用いられ
てもよい。

電気的導電性パターン２０を設け、ショットキ接合２１
を形成するための電気的導電性材料が、次に第２図に示
されているようにマスキング層１７の上と満１８のなか
に被着される。次にショットキ接合２１を形成すべく溝
１８の中の電気的導電性パターン２０が残るよう、マス
キング層１７はマスキング層１７上に被着された電気的
導電性材料の部分２２をリフト・オフする通常の技術を
使用して剥離される。

この方法は同じマスキング層１７が２度の工程で使用さ
れるということで溝１８に関しセルファラインされた電
気的導電性パターンの被着を可能とする。

ショットキ接合を形成しく以下に述べる）引続く工程に
対し耐性のある電気的導電性材料が用いられてもよい。

この例では電気的導電性材料はモリブデン　シリサイド
、タングステン　シリサイド、チタニウム　シリサイド
のような金属性導電性のシリサイドやタングステン　ナ
イトライド、ハフニウム　ナイトライドのような金属性
導電性ナイトライドでよく、これらは例えば高周波蒸着
、分子線ビームエピタキシやスパッタリングのなにが適
切な通常の技術で約０．２μ−の厚みまで被着される。

満１８すなわち電気的導電性パターン２０の幾何学的形
状は任意に選択されてよい。この例ではマスキング層１
７は規則的なグリッド、例えば正方形または矩形グリッ
ドの形の窓１７ａを設ける。第４図は第３図の矢印Ａの
方向からみた平面図で、溝１８と電気的導電性パターン
２０によって形成された矩形グリッドを示している（図
では方形グリッドであるが）。グリッドにより設けれた
アパーチャ２゜１はデバイスが完成すると第２の主要面
３と１３の間の電荷キャリアの流れを規定することにな
るだろう。他の幾何学的形状が採用されてもよく、例え
ば蜂の巣状または六角形のグリッドが用意されることも
できる。

方形グリッドが採用され製造されるべきデバイスが静電
誘導トランジスタであるこの例では、溝１８は約ｌθμ
閘の幅Ｗと約１０μ謡の距離りで隔てられている。典型
的には等方向エッチング工程が使用され、溝１８は約５
μｍの最大深さを有する。

第５図に示される第２の半導体本体１１は、この例では
、第１の半導体本体と同じで、第１の半導体本体１と同
じ導電形で同一の比抵抗を有する単結晶シリコン本体を
具えている。電気的導電性パターン２０を設けた後、第
１および第２の半導体本体ｌおよび１１の第１の主要面
２および１２はボンディングの準備がなされる。

この例では、“スライス・ボンディング（ｓｌｉｃｅ−
ｂｏｎｄｉｎｇ）″や０スライス・リンギング（ｓｉｃ
ｅ−ｗｒｉｎｇｉｎｇ）”として知られている工程が第
１の主要面２と１２を接着するのに使用されるべきであ
る。かくて通常の化学的クリーニング（ｃｌｅａｎｉｎ
ｇ）の後、第１の主要面２と１２はボンディング用に活
性化された光学的平坦面を備えるべく、すなわち５０ｎ
＠以下の好適には５ｎ−以下の面凹凸を備えるべくポリ
ッシュ（ｐｏｌｉｓｈ）される、この例では、この“ミ
ラー・ポリッシング（ｍｉｒｒｏｒ−ｐｏｌｉｓｈｉｎ
ｇ）”は化学機械的ポリッシング操作により達成され、
そこでは例えばモンサンド（Ｍｏｎｓａｎ　ｔｏ）社の
サイトン（Ｓｙｔｏｎ）３０の商品名で市販されている
ポリッシング剤のような、酸化剤を含んだアルカリ溶液
中のコロイド状二酸化シリコンが用いられる。

第１および第２の半導体本体ｌおよび１１はがくて第１
の主要面２と１２間のボンディングを確立するため故意
に圧力を加えることなく、塵埃のない環境で互いに接触
される。この技術を用いた第１の主要面２と１２間に形
成される結合は、ファンデル　ワールス　ボンディング
（ｖａｎ　ｄｅｒ　Ｗａａｌ’ｓｂｏｎｄｉｎｇ）また
は他のダイポール　ボンディングで、多分面上での水酸
基の化学的または量子力学的性質の強制されたボンディ
ングに起因するものと信じられている。第１および第２
の半導体本体ｌおよび１１間の結合は次にアニーリング
（ａｎｎｅａｌｉｎｇ）工程で強められ、その工程では
半導体本体１と１１は熱処理を受ける。第６図は接着さ
れた第１および第２の半導体本体ｌと１１を示している
。

一般に半導体本体１と１１がシリコンからなる場合には
、約９００℃約３０分の温度での熱処理がより低い温度
でも可能ではあるが、第１の主要面２と１２間の接着を
維持するのに十分な力を与えるため通常要求されるだろ
う。熱処理のこの温度と時間は勿論ショットキ接合２１
の著しい劣化を避けるように選択されている。最大許容
温度と時間とは勿論関連する材料に依存するだろう。１
例としてショットキ接合２１を形成する電気的導電性材
料がタングステン、チタニウム　ナイトライドとチタニ
ウム　シリサイドの複合層で、半導体本体がシリコンか
らなる場合は、熱処理は９００°Ｃの温度３０分間でよ
い。

接着中取扱いを容易にするため、第１および第２の半導
体本体は最終デバイスとして要求されるよりも著しく厚
くてもよい。従って、接着後、第１および第２の半導体
本体工およびＩＩの厚みは第７図に略図的に示されるよ
うに、新しい第２の主要面３′と１３’を残して通常の
グラインディング（ｇｒｉｎｄｉｎｇ）やポリッシング
（ｐｏｌ　１ｓｈｉＢ）により削減されてよい。

反対導電形、この例ではｎ導電形の高（ドープされた接
触領域１６がショットキ接合２１を形成する電気的導電
性パターン２０の領域２０ａまで第１の半導体本体１を
通って局部的に延在して形成される。

接触領域１６は電気的導電性パターンの領域２０ａとオ
ーミック（ｏｈｍｉｃ）接触を形成する。接触領域１６
はなにか適切な公知の技術、例えば英国特許公開公報第
１５３６５４５号に記載されているようなシリコンに急
速に拡散するアルミニウムを局部的に導入することによ
り形成される。ある導電形、この例ではｎ導電形の不純
物が残りの比較的低くドープされたシリコン領域４と１
４に隣接して高くドープされた層５と工５を形成すべく
第２の主要面３′と１３’に導入される。

高くドープされた層５と１５は単にオーミンク接触とし
て作用するのみであるから、接着後の半導体本体の厚み
を削減する必要のないときは、高くドープされた層５と
１５はかなり厚く形成でき、それで残りの低（ドープさ
れたシリコン領域４と１４は、第１および第２の半導体
本体の厚みがグラインディングやポリッシングにより削
減されなかったときの厚みに匹敵する厚みを有する。

接触領域１６と高くドープされた層５と１５の形成後、
絶縁層、例えば二酸化シリコン層が第２の主要面３′上
に被着され、窓部を除いて絶縁層１！！１９を設けてパ
ターン化され、その窓にはメタライゼーション（ｓｅｔ
ａｌｌｉｓａｔｉｏｎ）　、例えばアルミニウムが高（
ドープされた基板５に接触する第１の主要なまたはドレ
イン電極３０と、高くドープされた接触領域１６を介し
て層２０を形成するショットキ接合に接触するゲート電
極３１とを形成すべく被着することができる。メタライ
ゼーションはまた第２の主要なまたはソース電極３２を
設けるべく他の第２の主要面１３′にも用意される。

第８図に示されるデバイスの動作時に、第１および第２
の主要電極３０と３２をよぎって電圧が印加されると、
第２の主要面３と１３間のショットキ接合２１の電気的
導電性パターン２０により規定される通路にそって電流
の流れは、ショットキ接合２１と関連する空乏領域を規
正するゲート電極３１に印加される電圧により制御され
る。ショットキ接合２１を形成する材料は高い電気的導
電性を有し長さにそって、すなわち電気的導電性パター
ン２００面で低抵抗を有するから、電気的導電性パター
ンあるいはゲート２０への電気的接触は比較的容易に形
成され、大きなゲート電圧がソースとドレイン電極３０
と３２間にブレークダウンを引起すことなくゲート電極
に印加される。

第９図は本発明に係る方法を使用して製造された静電誘
導トランジスタ（ＳＩＴ）の修正形態の第８図と同じ断
面図である。

この例では、電気的導電性パターンまたはゲート層２０
は高くドープされた接触領域により接触され、その接触
領域は反対導電形の第１および第２の補助領域１６０ａ
と１６０ｂとを具えて、ゲート電極３１をして高い電圧
伝達ソース電極３２と同じ面１３’にあらしめ、その結
果電流カットオフをより低いゲート電圧で可能ならしめ
ている。

第９図に示された構造を形成するため、第１の高くドー
プされた補助接触領域１６０ａは、第１図に示された溝
１８の形成に先立ち第１の半導体本体ｌの面２で通常の
マスキングおよびドーパント導入技術を用いて形成され
る。

高くトープされた層５′を形成するための不純物は高く
ドープされた層５′の範囲を制限するため適切なマスク
を介して通常の方法で導入されてよい。高くドープされ
た第２の補助接触領域１６０ｂは（第８図示の）接触領
域１６と同様な方法ではあるが、高くドープされた第１
の補助接触領域１６０ａと接触するように形成され、そ
れで電気的導電性パターン２０は第９図示のごとく第１
および第２の補助接触領域１６０ａと１６０ｂを介して
ソースおよびドレイン電極３０および３２とともに通常
の方法で形成されるゲート電極３１へ接続される。

上に説明した例では、半導体本体１と１１は単結晶本体
で、相対的に高くドープされた層５と１５が不純物の導
入によって形成される。一方高くドープされた層５と１
５が半導体本体ｌと１１に常に存在するよう、相対的に
高くドープされた基体５と１５上に領域４と１４を相対
的に低くドープされたエピタキシャル材料を成長させて
形成し、半導体本体１と１１にすることも可能である。

しかし単結晶材料を用いて到達できるのと同じ低いドー
パント濃度を有するエピタキシャル材料を成長させるこ
とは困難であるから、この試みが適用されると逆方向ブ
レークダウン電圧は通常より低くなってしまうだろう。

上で説明した例では、溝１８は電気的導電性パターン２
０の上にからのまま残るが、例えば絶縁材料が電気的導
電性パターン２０のあとで溝１８をみたすよう被着され
、次に１つの第１の主要面１２を露出させるためエッチ
バックされてもよい。

加うるに、電気的導電性パターンが２つの半導体本体と
ショットキ接合を形成するようにそこに溝を形成しない
で１つの第１の主要面上に直接電気的導電性パターンが
設けられることも可能である。

上に説明した配置では、グリッド２０は深く拡散した接
触領域１６によって接触されるが、グリッド２０との電
気的接触を可能ならしめるよう第２の半導体本体１１に
メサ構造を設けることも可能である。

この発明は他のデバイスに適用されてもよい。

特に、２つの半導体本体１と１１は同じ導電形である必
要はなく、反対の導電形および／または異なったドーパ
ント濃度であることもできる。加うるにより高くドープ
された基体５と１５の一方または両方は関連したエピタ
キシャル層４および１４と反対の導電形であってもよい
。

以上説明してきたデバイスはシリコンから形成されてい
るが、他の半導体材料、例えばゲルマニウムまたは■−
ｖ族材料が使用可能であり、半導体本体ｌと１１は異な
った半導体材料であってもよく、それでその時は２つの
第１の主要面間にヘテロ接合が形成される。

以上本発明の実施例について詳細に説明してきたが、本
発明は以上の実施例に限定されることなく、特許請求の
範囲に記載された範囲内で多種の変形変更が可能なこと
は当業者に自明であろう。

【図面の簡単な説明】

第１図から第３図は半導体デバイス製造用本発明に係る
方法の種々のステップを示す第１の半導体本体の一部の
断面図を示し、 第４図は第１の半導体本体の一部を第３図の矢印Ａの方
向からみた平面図を示し、 第５図は半導体デバイス製造用本発明に係る方法を使用
するための第２の半導体本体の一部の断面図を示し、 第６図は共に接着された第１および第２の半導体本体の
断面図を示し、 第７図はさらにその先の工程後の接着された第１および
第２の半導体本体の断面図を示し、第８図は本発明に係
る方法を使用して製造した静電誘導トランジスタ（ＳＩ
Ｔ）の断面図を示し、第９図は静電誘導トランジスタが
修正された形の第８図と同じ断面図を示す。 １．１１・・・第１および第２の半導体本体２．１２・
・・第１の主要面 ３．１３・・・第２の主要面 ３’　、１３’・・・新しい第２の主要面４．１４・・
・エピタキシャル層 ５、５’　、　１５・・・高くドープされた層１０・・
・半導体デバイス １６・・・接触領域 Ｉ７・・・マスキング層 １７ａ・・・窓 １８・・・溝 １９・・・絶縁領域 ２０・・・電気的導電性パターン（グリッド）２■・・
・ショットキ接合 ２２・・・電気的導電性材料のリフトオフ部分３０・・
・ドレイン電極 ３１・・・ゲート電極 ３２・・・ソース電極

Claims (1)

1. 【特許請求の範囲】 １、各々が第１および第２の主要面を有する第１および
   第２の半導体本体を備える工程と、第１の主要面のうち
   少なくとも１つの面に隣接して整流接合パターンを設け
   る工程と、その整流接合パターンが第２の主要面間で電
   荷キャリアの流れ通路を規定する半導体デバイスを形成
   するため、２つの半導体本体を接合すべく２つの第１の
   主要面をボンディングする工程とを具える半導体デバイ
   スの製造方法において、当該製造方法が、第１および第
   ２の半導体本体の少なくとも１つとショットキ接合を形
   成する電気的導電性パターンを１つの第１の主要面に設
   けることにより整流接合パターンを設ける工程で特徴づ
   けられる半導体デバイスの製造方法。 ２、１つの第１の主要面に１つまたは複数の溝を形成し
   、その溝に電気的導電性材料を備えることにより電気的
   導電性パターンを設ける工程で特徴づけられる請求項１
   記載の製造方法。 ３、前記電気的導電性パターンを電気的導電性グリッド
   として設けることにより特徴づけられる請求項１または
   ２記載の製造方法。 ４、１つの導電形の第１および第２の半導体本体を備え
   、電気的導電性パターンとオーミック接触を形成するた
   め第１および第２の半導体本体の１つを介して延在する
   反対導電形の高くドープされた領域を形成して電気的導
   電性パターンに電気的接触を果たすことにより特徴づけ
   られる請求項１から３いずれか記載の製造方法。 ５、第１および第２の半導体本体の各々を、第２の主要
   面に接した相対的に高くドープされた層と第１の主要面
   に接した同じ導電形の相対的に低くドープされた層とし
   て用意し、電気的導電性接触を第２の主要面上に用意す
   ることにより特徴づけられる請求項１から４いずれか記
   載の製造方法。 ６、光学的に平坦な活性化面を形成するため第１の主要
   面をミラーポリッシングし、第１主要面間のボンディン
   グを確立するためにポリッシュされた面を接触させ、第
   １の主要面間の接着を強力にするため接合された本体を
   熱処理して第１主要面間のボンディングをすることによ
   り特徴づけられる請求項１から５いずれか記載の製造方
   法。 ７、第１および第２の半導体本体としてシリコン本体を
   用意し、モリブデンシリサイド、 タングステンシリサイド、チタニウムシ リサイド、タングステンナイトライド、ハ フニウムナイトライドからなる群から選択 された材料およびタングステンとチタニウムナイトライ
   ドおよびチタニウムシリサイド の層を具えた複合層を被着して電気的導電性パターンを
   形成することにより特徴づけられる請求項１から６いず
   れか記載の製造方法。 ８、各々が第１および第２の主要面を有する第１および
   第２の半導体本体を具え、整流接合パターンが第１の主
   要面のうち少なくとも１つの面に隣接して設けられ、そ
   の整流接合パターンが第２の主要面間で電荷キャリアの
   流れ通路を規定する半導体デバイスを形成するため２つ
   の第１の主要面が接合された半導体デバイスにおいて、
   整流接合パターンが１つの第１の主要面上に設けられ、
   第１および第２の半導体のうち少なくとも１つとショッ
   トキ接合を形成する電気的導電性パターンで提供される
   ことを特徴とする半導体デバイス。 ９、電気的導電性パターンが少なくとも１つの第１の主
   要面の１つまたは複数の溝のなかに設けられた電気的導
   電性材料により形成されることを特徴とする請求項８記
   載の半導体デバイス。 １０、電気的導電性パターンが電気的導電性グリッドを
   具えることを特徴とする請求項８または９記載の半導体
   デバイス。 １１、第１および第２の半導体本体が１つの導電形であ
   り、反対導電形の高くドープされた領域が電気的導電性
   パターンとオーミック接触を作るため第１および第２の
   半導体本体の１つを介して延在することを特徴とする請
   求項８から１０いずれか記載の半導体デバイス。 １２、第１および第２の半導体本体の各々が半導体本体
   の第２の主要面に接して相対的に高くドープされた層と
   第１の主要面に接して同じ導電形の相対的に低くドープ
   された層とを具え、電気的導電性接触が第２の主要面に
   設けられることを特徴とする請求項８から１１いずれか
   記載の半導体デバイス。 １３、第１および第２の半導体本体がシリコンで形成さ
   れ、電気的導電性パターンがモリブデンシリサイド、タ
   ングステンシリサイド、 チタニウムシリサイド、タングステンナ イトライド、ハフニウムナイトライドから なる群から選択された材料およびタングステンとチタニ
   ウムナイトライドおよびチタニ ウムシリサイドの層を具えた複合層を具えたことを特徴
   とする請求項８から１２いずれか記載の半導体デバイス
   。