JPS63177618A - ジヨセフソンａｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｉ？ｉ　ｖｊ、十の利用分野 本発明は、ジ：Ｉｔ？フソン接合素子を用い’ＣｔＭ成
されたジョ１１フソン八〇変換回路に関する。

従来の技術 ジー１セフソン接合素子を用いて構成されたジーＩＬＩ
フソンＡＤ変換回路どして、従来、第７図を伴なって次
に述べる（１η成を右するしのが提業されている。

寸なわら、バイアス電流線１と、制御電流線２及び３と
を有し、且つ制御電流線２に供給される制御電流Ｉ。の
値と、バイアス電流線１に供給されるバイアス電流１ｂ
の値とに応じて、出力端４及び４′間で、零電圧状態ま
たは有電圧状態をとり、その零電圧状態または有電圧状
態をどる悶１＋（［特性に、制御電流線２に供給される
制御電流■。の値に対する互に異なる周期の周期性を右
する、ジ、：ＩＬ７フソン接合素子を用いて構成された
複数ｎ個の制御線付２電流ジョセフソンゲート回路Ｍｉ
Ｍ２・・・・・・・・・Ｍｎを有すす る。

この場合、し制御絞付ジョセフソングート回路ｌｖ１、
Ｍ２・・・・・・・・・Ｍｎは、上述したように、制御 御電流線２に供給される制御電流ｌ。の値と、バイアス
電流線１に供給されるバイアス電流■１）の伯とに応じ
て、出力端４及び４′間で、制御電流または有電圧状態
をとり、（の零電圧状態または有電圧状態をとる閾値特
性に、制御電流線２に供給される制御電流■。の値に対
する互に異なる周期の周期性を有するが、いま、制御線
付ジョセフソンゲート回路Ｍｉ（＋＝１゜２・・・・・
・・・・ｎ）の上述した閾値特性の周期をｒｉとすると
き、その周期！ｉは、第８図に示ずように、２　ｔ＋−
ｏ　ｘ　ｒ　１の周期を右している。

また、制御線付ジョセフソンゲート回路Ｍ■ の閾値特性の上）ホした周期■・　（＝　２（ｉ−１）
　×１、）を有りる周期性は、制御゛電流線３に、後述
するＪ、うに、バイアス電流線Ｂ・から制御重置 流１．が、Ｗｉ　Ｉ　１　’　で供給されることによっ
て、第８図に示寸°Ｊ、うに、制御電流１ｃの値が零で
ある場合、バイアス電流Ｉ　が値１　′４右しｂ　　　
　Ｉｔ でいる、という位相を有している。

このような制御２Ｉｌ線付ジョレフソング−１〜回路Ｍ
ｉは、−例どして、第９図を伴なって次に述べる構成を
有する。

ずなわち１、バイアス電流線５にジｄｌ：７フソン接合
素子６が介挿され、それに、制御電流線７及び８が磁気
結合している構成を右Ｊる３つの制御線付きジョセフソ
ンゲート回路「、Ｆ２及びＦ３を有する。

しかして、それらジョセフソンゲート回路Ｆ１〜Ｆ３の
バイアス電流線５が並列に接続され、ぞの並列回路が上
述したバイアス電流線１に介挿されている。

また、ジョセフソンゲート回路Ｆ　　−Ｆ３の制御電流
線７が、直列に接続されて上述した制御電流ｔｆＡ２に
介挿されている。

さらに、ジョセフソンゲート回路Ｆ１〜Ｆ３の制御電流
線８が、直列に接続されて上述した制御電流線３に介挿
されている。

なおさらに、ジＥ１１？フソンゲー１−回路Ｆ１〜Ｆ３
のバイアス電流線５の並列回路の両端から１、Ｆ述した
出力端４及び４′が導出されている。

以上が制御線（＝ｊジョセフソンゲーＩ・回路Ｍｉの−
個構成である。

このような構成を打撲る制御線付ジョセフソンゲート回
路Ｍ１〜Ｍｎのバイアス電流線１は、第７図に示すよう
に、直列に接続されて、バイアス電流線１１に介挿され
ている。

また、制御線付ジョセフソンゲート回路Ｍ１〜Ｍｎの制
御電流線２が、直列に接続されて、入力電流線１２に介
挿されている。

さらに、制御線付ジョセフソンゲート回路Ｍｉの制御電
流線３が、制御電流線Ｂ、に介挿されている。

また、制御線付ジョセフソンゲート回路Ｍｉの両端４及
び４′間に、負荷し・が接続凸れて麿 いる。

以上が従来提案されているジョセフソンＡＤ変換回路の
構成である。

このような構成を右するジ」ヒフソンへ〇変換回路によ
れば、バイアス電流線１１に、バイアス電流Ｉｂを供給
すれば、制ＯＩＩ線付ジ］レフソング−１・回路Ｍｉの
バイアス電流線１に、バイアス電流Ｉｂが、（の値で供
給される。

また、入力電流線１２にアナログ入力電流！３を供給す
れば、制御線付ジョセフソング−１・回路Ｍｉの制御電
流線２に、アナログ入力電流■、が、その値で制御電流
ＩＣとして供給される。

さ゛らに、制御電流線Ｂ・に制御電流Ｉｆを供給ずれば
、制御線付ジョセフソングート回路Ｍｉの制御電流線３
に、制ｔｌｌｌ電流Ｉ「が、その（１１１で供給される
。

このため、バイアス電流線１１に供給するバイアス電流
Ｉ　を上述した値Ｉ　′に選定し、ｂ また、制御電流線Ｂ・に供給する制御電流１ｆを上）ホ
した直Ｉ　′に選定して置くことによつで、制御線付ジ
ョセフソンゲート回路Ｍｉの上述した閾値特性が、入力
電流線１２に供給されるアナログ入力電流Ｉ、に対して
、第８図で上述したと同じ周期性を有する。

ナなわら、第８図の制御電流ＩＣの軸をアナログ入力電
流Ｉ１〜Ｑｎの１１１１１にした周期性を有する。

従って、いま、上述した周期１１の１／２の値を１　と
し、また、アナログ入力電流Ｉ１〜Ｑｎの値を１．との
関係で、次の値Ｉｓ１．Ｉｓ２．’　ｓ３・・・・・・
・・・Ｉ　　とする。

０≦１、１＜１゜ Ｉ　　≦■８２く２ＸＩｇ ２ＸＩ　　　≦ＩＳ３＜３ｘｌ。

３ＸＩ　　　≦Ｉ、４＜４ＸＩ。

４Ｘ　Ｉ（１≧Ｊｓ５＜５ＸＩ（１ （２−１）ｘＩ　　≦Ｉ　　　＜２　　ｘｌｇｇ　　　
　　ｓ２ｎ しかるどきは、制御線付ジョセフソングー１−回路Ｍ１
は、その出力端４及び４′間で、アナログ入力電流■　
が、値’　ｓ１、’　ｓ３．Ｉｓ５・・・・・・・・・
’　ｓ（２’　ｈ１、を右している場合、零電圧状態を
とるが、値ＩＩ　　・・・・・・・・・Ｉ　　をイ］゛
シてＳ２°　　　ｓ４　　　　　　　　ｓ２ｎいる場合
、第８図Ａ中Ｘ印で示すように、有電圧状態をとる。

また、制御線ず］ジョセフソンゲート回路Ｍ２は、その
出力端４及び４′間で、アナログ入力電流■　が、（Ｉ
ｆｉＩ　　及びＩＩ　　及び■３Ｇ。

Ｓ　　　　　　　　Ｓｌ　　　　　３２１　　５５°０
°””　””　ｓ（２”−３）及びＩ　Ｓ（２１ｌ−２
）を右している場合、零電圧状態をとるが、値’ｓ３及
びＩｓ４・’ｓ７及び■ｓ８°”　”’　”’　”’　
””　ｓ（２”−１）及びＩ　　を有している場合、第
８図Ｂ中Ｘ印で示２ｎ すように、有電圧状態をとる。

さらに、制御線付ジョセフソンゲート回路Ｍ３は、その
出力端４及び４′間で、アナログ入力電流Ｉ　が、値Ｉ
ｓ１〜ＩＳ４．■５９〜Ｉ、１２・・・ｓ（２”　　７
）　　　ｓ（２’−４）を有している・・・・・・１　
　　　−　〜Ｉ場 合、零電圧状態をとるが、Ｉ　・〜ｌｌ５５　　　ｓ８
・　Ｓｌ 〜Ｉ　　・・・・・・・・・’　ｓ（２’−３）〜１　
　をとる３　　　ｓＩＧ　　　　　　　　　　　　　ｓ
２”場合、第８図Ｃ中×印で示すように、有電圧状態を
どろ。

このように、制御線付ジョセフソンゲート回路Ｍｉ１１
、その出力端４及び４′間で、アナ口グ入力電流Ｉ、が
、 ’ｓｌ〜ｌ５２ｔ＋　−目 ’　５（２ｘ２　　”　−目＋１）　　　　５（３ｘ２
　　”−目　）〜１ ’５（４ｘ２　”　”　＋１）　　　５（５ｘ２　”　
−”　　）〜Ｉ の値を右している場合、零電圧状態をとる。

また、制御線付ジョセフソング−１・回路Ｍｉは、その
出力端４及び４′間で、アナログ入力電流Ｉｓが、 〜　１ ［、（２＋　＋　−１１＋１）　　　　５（２ｘ２１　
ｉ　−Ｉｆ　　＞〜　１ ’５（３ｘ２１　ｉ　−１１＋ｌ）　　５（４Ｘ２１１
−ＩＩ　）〜　ｒ Ｉ　５（５ｘ２　＋　ｔ　−＋　＋　　）１．）　　　
５（６ｘ２１１−１　＋　　＞の（ｌＣ１を有している
場合、有電圧状態をとる。

従って、いま、制御線ｆ＝ｊジョレフソングー１−回路
Ｍ１〜Ｍｎが零電圧状態をとるとさ゛にイれらの出力端
４及び４′間で冑られる電圧（零電圧）を２値表示の「
０」とし、また、有電圧状態をとるときに出力端４及び
４′間で得られる電圧（有電圧）を２値表示の「１」と
り゛れば、アナログ入力電流Ｉ　が、！、ｓｔ、’　ｓ
２．’　ｓ３・・・・・・・・・Ｃ５（２ｎ−１）　、
Ｉｓ２”の値を右している場合、制御線付ジョセフソン
ゲート回路Ｍ１の出力端４及び４′間に、第１０図に示
すように、ｒｏｂ、ｒＩＪ、ｒＯＪ・・・・・・・・・
ｒｏｂ、ｒＩＪのデジタル出力が得られる。

また、制御線付ジョセフソンゲート回路Ｍ２の出力端４
及び４′間に、ｒｏｂ、ｒＯＪ。

Ｍ１、ｒｌＪ、ｒｏｂ、ｒＯＪ・・・・・・・・・「Ｏ
」。

ｒＯＪ、ｒｌＪ、ｒｌＪのデジタル出力が得られる。

さらに、制御線（、Ｊジョヒフソンゲート回路Ｍ３の出
力端４及び４′闇に、ｒＯＪ、ｒＯＪ。

ｒＯＪ、ｒＯＪ、ｒｌＪ、ｒｌＪ、ｒｌＪ。

ｒＩＪ、ｒＯＪ、ｒｏｂ、ｒＯＪ、ｒＯＪ・・・・・・
・・・ｒＯＪ、ｒＯＪ、ｒＯＪ、ｒＯＪ、ＮＪ。

ｒＩＪ、ｒｌＪ、ＮＪのデジタル出力が得られる。

このように、制御線付ジョセフソンゲート回路Ｍｉの出
力端４及び４′間に、アブログ入力電流■８が、 Ｉ　ｓ１′Ｉ　３２１　Ｉ−口 〜Ｉ ’５（２ｘ　２＋　＋−■＋１）　　　５（３Ｘ　２＋
　ｉ　−１１）〜■ ｌ５（４ｘ　２”　”　＋１）　　　５（Ｓｘ　２”　
−”　）の・値を右している場合、ｒＯＪのデジタル出
力が得られる。

また、制御絵付ジ：＋　Ｑフソングート回路Ｍｉの出力
端１４及び４′間に、アナログ入力電流１、が・ ｌ５（２＋　　＋　　−１１、ｌ）　　〜　ｉ　　５（
２ｘ２　　１　　ｉ　　−１１）〜ｌ ｌ５（３ｘ２　”　”　＋１）　　　５（４ｘ２　”　
−”　）Ｉｓ（５ｘ２０わ＋１）　　５（Ｇｘ２　”　
−”　）〜Ｉ の埴を有している場合、「１」のデジタル出力が得られ
る。

従って、ｎ個の負荷り、Ｌ、２・・・・・・’　１１か
ら、アノ“Ｉコグ入力電流Ｉ　がＩｓｌの値を右しＣい
る場合、第１０図に示すように、（ｒＯＪ、ｒＯＪ・・
・・・・・・・「Ｏ」）のｎビットのデジタル出力が１
９られる。

また、アブログ入力電流Ｉ、がｌ　ｓ２の値を有してい
る場合、（Ｍ１、ｒＯＪ、ｒＯＪ・・・・・・・・・「
０」）のｎビットのデジタル出力が得られる。

さらに、アブログ入力電流！、がＩｓ３の値を右してい
る場合、（ｒＯＪ、ＮＪ、ｒＯＪｒＯＪ・・・・・・・
・・「０」）のｎビットのデジタル出力が１７られる。

このように、負荷Ｌ１〜Ｌ、から、アナログ入力電流１
、のｉｆ＋を表わしているｎビットのデジタル出力を得
ることができる。

ところＣ１第７図に示す従来のジョセフソンパルスΔＤ
変換回路の場合、バイアス電流線１１１にバイアス電流
Ｉｂが供給されることによって、制御線付ジョセフソン
ゲート回路Ｍ１〜Ｍ　のバイアス電流線１に、バイアス
電流Ｉｂがそのままの波形で供給される。

しかしながら、上述した動作を確実に得るためには、制
御線付ジョセフソンゲート回路Ｍ１〜Ｍ　のバイアス電
流線１に供給されるバイアス電流が、交流バイアス電流
、特に幅狭のパルスバイアス電流であるのが望ましい。

しかしながら、第７図に示す従来のジョレフソンバルス
ΔＤ変換回路の場合、ぞのような考慮が払われていない
ので、上述した動作に誤動作を！Ｉするおそれを右して
いた。特に、上述した動作を高速でｔｌなわせるとき、
イのＪ：うなおそれが人であった。

Ｊ、って、第７図に示Ｊ従来のジョセフソンパルスＡＤ
変換回路の場合、アナログ入力電流Ｉ８を、高速ｅ、１
ジタル出力に変換づ゛ることができない、という欠点を
右していた。

また、第７図に示す従来のジョセフソンへ〇変換回路の
場合、制御線付ジョセフソンゲート回路Ｍｉの上述した
周期性を右する閾値特性は、その第１、第２・・・・・
・・・・番目の周期でとるバイアス電流１１．の最大値
■□が、その周期の番数が大になるに応じてを減少る、
という閥ｔｉｎ特性を？する。

このため、制御線イ］ジョヒフソングート回路Ｍｉの制
御電流線２に供給される制御電流ＩＣがある値以上の値
をとるとき、制御線付ジョしフソンゲート回路Ｍｉが有
電圧状態をとるべき■ であるにもかかわらず、有電圧状態をとらない、という
誤動作を生じる。

従って、制御線イ］ジョセフソンゲート回路Ｍｉの制御
電流線２に供給する制御＋雷電流Ｃの最【 人１ｆｉ、従って、アノ［１グ入力電流Ｉ８の最大値に
制限を受け、また、アブログ入力電流Ｉ１〜Ｑｎの最大
値までの範囲値をＷ子化する数、１なわちｒ）個のｌ＋
ｆｊに制限を受ける。

よって、第７図に示す従来のジョセフソンＡＤ変換回路
の場合、アナログ入力電流■５を、広い範囲値に頁って
、ビット数の大なるデジタル出力に変換することができ
ない、という欠点を有していた。

以上にらとヂき、本出願人は、特願昭５９−１９０３７
４Ｑにおいて、次に述べるジョセフソンＡＤ変換回路を
提案した。

第１１図は、本出願人の特願昭５９−１９０３７４号に
おいて、第１番目の発明としてｖｌ案したジョセフソン
ＡＤ変換回路の第１の実論例を示し、第７図で上）ホし
た従来のジ＝１セフソンパルスＡＤ変換回路ど同様に、
同様の口１個の制ｒｉＡ線付ジフセフソングート回路Ｍ
１〜Ｍｎを有りる。

また、バイアス電流１と、制御電流線２及び３を有し、
制ｉｌｌ電ＦＡ線２に制御電流が２値表示で「１コ　（
または「Ｏ」）で供給されるが、↓ｌ制御電流線２に制
御電流が２値表示で「１」または「０」で供給されるか
に応じて、出力端４及び４′間でみて、零電圧状態また
は有電圧状態をとる、ジョセフソン接合素子を用いて構
成された複数ｎ個の制御２１Ｉ線付ジヨセフソンゲ一ト
回路Ｑ　、Ｑ２・・・・・・・・・Ｑｎを有する。

２１１１　Ｉ２Ｄ線付ジョセフソングー１へ回路Ｑｉは
、それ自体公知の種々の構成を有するものを用い（りる
が、第９図で上述した制御線付ジョセフソンゲート回路
Ｍｉと同様の構成を右する。

また、パルスバイアス電流発生回路りを有する。

このパルスバイアス電流発生回路りは、−例として、正
弦波または台形波の交流バイアス電流Ｉ　が供給される
バイアス電流線４１から分岐されたバイアス電流線４６
に、抵抗４２を介して、ジョセフソン接合素子４３が介
挿され、その抵抗４２とジョセフソン接合素子４３との
接続中点から、ジョセフソン接合素子４４を介して、バ
イアス電流＄！１１１１が導出されている構成を右する
。

しかして、制御線付ジョセフソングー１−回路Ｍ１〜Ｍ
ｎのバイアス電流線１が、直列に接続されて、バイアス
電流Ｉ！１１１１に介挿されている。

また、制御線付ジョセフソンゲート回路Ｍ１〜Ｍ　の制
御Ｉ電流線２が、直列に接続されて、入力電流線１２に
介挿されている。

さらに、制御線ｆ」ジョセフソンゲート回路Ｍ１の制御
電流線３が、制御電流線Ｂ、に介ＪＩＴｉされている。

また、Ｌ制御ね付ジョセフソンゲート回路Ｑ１〜Ｑｎの
バイアス電流線１が、直列に接続されで、ｌ　Ｊしたバ
イアス電流線４１から分岐されでいるバイアス電流線４
７に、抵抗４５を介しで、介挿されている。

ざらに、制御絵付ジＥｌヒフソングー１〜回路Ｑ１の制
御電流線２の両端が、抵抗ｒｉを介して、制ｉｌｌ線付
ジ＝ｒ　ｔ！フソングート回路Ｍｉの出万端息 ４及び４′に接続されている。

また、制御線付ジョセフソンゲート回路Ｑｉの制御電流
線３が、制御電流線Ｇｉに介挿されている。

さらに、制御線付ジョセフソンゲート回路Ｑ二の出力端
４及び４′間に負荷Ｌｉが接続されでいる。

以上が、本出願人の特願昭５９−１９０３７４月におい
て、第１番口の発明として提案したジョレフソンＡＤ変
換回路の第１の実施例の構成である。

このような構成によれば、制ｔｉｔ線付ジョセフソング
ー１−回路Ｍｉ〜Ｍｎに関する構成が、第７図で上述し
た従来のジョセフソンパルスＡＤ変換回路の制御線（−
ｔジョセフソンゲート回路量・に関する構成と同様であ
るので、入力電流線■ １２に第７図の場合と同様に、アナログ入力電流１ｓを
供給し、また、バ・イアス電流線１１にパルスバイアス
電流発生回路りから、バイアス電流Ｉｂが供給されるこ
とによって、制御線付ジョセフソンゲート回路Ｍ１〜Ｍ
ｎの出力端４及び４′間に、第７図の場合と同様に、ア
ブログ入力電流Ｉ１〜Ｑｎの値に応じたデジタル出力が
得られる。

ところで、この場合、パルスバイアス電流発生回路りか
ら導出されているバイアス電流線１１には、バイアス電
流Ｉ！；１４１からバイアス電流線４６に供給される正
弦波または台形波の交流バイアス電流１ａにもとずぎ、
それに幅狭のパルスバイアス電流が、バイアス電流Ｉｂ
として、パルスバイアス電流発生回路りから供給される
。

従って、制御線付ジョセフソンゲート回路Ｍ１〜Ｍｎの
出力端４及び４′間に１！′？れるデジタル出力を、若
し、制御２Ｉｌ電流！２１１に、制御電流線／１１に供
給されると同じ正弦波またはｆ、７形波の交流バイアス
電流であるとして場合に比し、格段的に高速で得ること
ができる。

また、上述したように制御線付ジョセフソンゲート回路
〜１１の出力端４及び４′間にデジタル出力が得られれ
ば、それが制御線付ジョセフソンゲート回路Ｑｎの制御
電流線２に供給されるので、その制御線付ジョセフソン
グー１−回路Ｑ１の出力端４及び４′、従って、負荷Ｌ
　、に、制御線付ジョセフソンゲート回路Ｍｉで１−１
られ■ るとデジタル出力に対応したデジタル出力がｊｌ？られ
る。

したがって、負荷Ｌ１〜し。から、第７図の場合と同様
にアナログ入力電流Ｉ　の値を表わしているデジタル出
力が冑られる。

第１２図は、本出願人の特願昭５９−１９０．３９４号
においてい、第１番目の発明として提案したジョセフソ
ンパルスＡＤ変換回路の第２の実施例を示す。

第１２図において、第１１図との対応部分には、同一符
号を付して詳細説明を省略する。

第１２図に承り一ジョセフソンパルスＡＤ変換回路は、
第１１図で上述した構成において、そのパルスバイアス
電流発生回路りから得られるパルスバイアス電流Ｉｂが
、制御線付ジョセフソンゲート回路Ｍｉのバイアス電流
線１に、低抗ｒ・′を介して供給されるようになされ、
まま た、バイアス電流線４１から分岐されたバイアス電流線
４７から得られる正弦波または台形波のバイアス電流１
ａが、抵抗ｒ、′を介して、制御線付ジＥｌ　ｔフソン
ゲート回路Ｑｎのバイアス電流線１に供給されるように
なされているしことを除いて、第１１図の場合と同様の
構成を有する。

このような構成を右する本発明によるジ：Ｉｔ？フソン
バルスΔＤ変（■回路によれば、それが土）ホした事項
を除いて、第１１図の場合と同様であるので、第１１図
の場合と同様の効果が、１ｒ１られる。

第１３図は、本出願人の１１願昭５９−１９０３７４号
において、第１番目の発明として提案したジョセフソン
パルスＡＤ変換回路の第３の実施例を示す。

第１３図において、第１１図どの対応部分にはＩｉ−，
１−符号を付して示す。

第１３図に示ずジョセフソンパルスＡＤ変換回路は、次
の事項を除いて、第１１図の場合と同様の構成を右する
。

１゛なわち、制御線付ジョセフソンゲート回路Ｍ１〜Ｍ
ｎとの聞値特竹の周期性が、第１／Ｉ図に示すように互
に同じ周期を右している。

また、入力電流線１２に抵抗Ｒ６，Ｒ１，・・・・・・
・・・Ｒｏが直列に接続されて介挿され、イして、この
場合、入力電流線１２の一端が接地されているしのとし
て、制御線付ジョセフソングー回路Ｍｉの制御電流線２
の一端が、抵抗Ｒ、１を介して、抵抗Ｒ（ｉ−１）及び
Ｒｉの接続中点に接続され、他端が接地されている。

以上が、本出願人が特願昭５９−１９０３７４号におい
て、第１番目の発明として提案したジョセフソンパルス
ΔＤ変換回路の第３の実施１％ｌｌの構成である。

このような構成ににれば、それが、−り達した”Ｂ項を
除いて、第１１図の場合と同様の構成を右Ｊるので、次
のような動作を行って、第１１図の場合と同様の作用効
果が得られる。

すなわち、入力電流線１２に、アナログ入力電流ＩＳを
供給すれば、制御線付ジョセフソンゲート回路Ｍ１．　
Ｍ　２・・・・・・・・・Ｍｉの制御電流線２に、アブ
ログ入力電流１　が、その値とは異なるＩｉｌ’ｉ（１
−１３、　　（１，−２）・・・・・・・・・（■、−
ｎ）の値でそれぞれ制ａｌｌ電流■。とじて供給される
。　この場合、アナログ入力電流■。

の値は、［（１−１）＋（Ｉ、−２）＋・・・・・・−
（Ｉ　ｓ　−ｎ　）　］を有するが、抵抗ＲＯ、Ｒ１。

Ｒ・・・・・・・・・Ｒの１１６、抵抗Ｒ′、Ｒ２′・
・・・・・２　　　　　　　　ｎ　　　　　　　　　　
　　１・・・Ｒ′の伯を適当に選ぶことににって、値（
１−１３、（１−２３、（Ｉ３−３＞・・・Ｓ ・・・・・・（１−ｎ）は、次の関係を右する。

（１−２）＝（１８−１）Ｘｉ／２ （＋　　−３）＝（ＩＳ−１）ＸＩ／４（１−４）＝（
Ｉ、−１）Ｘ１／８ （１−ｎ）＝　（１−１）ＸＩ／２（０−１）Ｓ 従って、制御糊付ジョレフソングー１−回路Ｍｉの制御
電流線２に、アナログ入力電流Ｉ３が、（ｉ−１） （［−１）Ｘ１／２　　　　の値で供給される。

このため、いま、上述した周期１１の１／２の値を、第
７図の場合と同様に、■　とし、より た、制御線付ジョセフソンゲート回路Ｍ１の制御電流Ｆ
ｌ１２にアナログ人力電′７ＡＩ８が値（１８−１）で
供給される、そのアラ−ログ入力電流ＩＳの値（Ｉｉｌ
）をＩｏとの関係で、第７図で上述したのに準じて、次
の値（１８−１）ｉ。

（Ｉ　　−１＞２・・・・・・・・・（Ｉ、−１＞２ｎ
とする。

Ｏ≦（Ｉ　　−１）１＜Ｉｇ Ｉ　≦（１−１）２＜２ＸＩ。

Ｓ ２×Ｉ、≦（１−１）３＜３ＸＩ。

３ＸＩ　　≦（［−１＞４＜４×Ｉｇ Ｓ （２−１）ＸＩ　　≦（１，１）２ｎ 、　　＜２　　ＸＩ。

しかるときは、制御線付ジョセフソンゲート回路Ｍ１は
、その出力端４及び４′間で、アナログ入力電流Ｉ　が
値（Ｉ　　−１）　　、（１３ｓ　　　　　　　　ｓ　
　　　　　　１−１）　　、（１−１＞５・・・・・・
・・・（１，−１）Ｓ ＜２”−１）を右している場合、零電圧状態をとるが　
、　１直　（１−１）　　　　、（１−１）　　　　、
（Ｉｓ　　　　　　２　　　　　　　ｓ　　　　　　４
−１）　・・・・・・・・・（１１）　２　ｎを有して
いｓ　　　　　　　Ｇ　　　　　　　　　　Ｓる場合、
第１４図Δ中Ｘ印で示？ｌにうに、有電圧状態をどろ。

また、シー１１１１ＦＡ付ジＥ＋レフソング−１・回路
Ｍ２の１−制御電流線２にアナログ入力電流Ｉ、が賄（
１，−２）で供給される、そのアナログ入力電流１　の
値（１−２＞を、！　どの関係で、Ｓ　　　　　Ｓ　　
　　　　　（１ 次の舶Ｎ、−２３、、（１，−２）２．（１８−２）　
・・・・・・・・・（１−２）　　１、どする。

３　　　　　　Ｓ　　　　２ ０≦（１−２）１＜１／２ＸＩ。

１／２ＸＩ　　≦（１−２３、、＜ｒ１、Ｓ ｌ　≦（１−２）３　＜３／２ｘｌ。

リ　　　Ｓ ３／２ＸＩ　　≦（１−２＞４＜２×Ｉｇ（２ｏ−１）
／２ｘ　Ｉ、≦ （１−２）　　□〈２　×■。

しかるときは、制御線付ジョセフソンゲート回路Ｍ２は
、その出力端４及び４′闇で、アナログ入力電流Ｉ　が
、値（１−２）１及びＳ （１−２）　　、（ｒ　　−２）５及び（Ｉ３−ｓ　　
　　　　　２　　　　　　５ ２）６−−−　（Ｉｓ　−２）　（２ｎ−３）及び（Ｉ
ｓ−２）　ｎ　　を有している場合、零電圧状態をどる
が、Ｉｆｆ　（ｆ　　　２　）　ｓ及び（１３−２）４
、（１−２）　　及び（１−２）８・・・・・・・・・
ｓ　　　　７　　　　　ｓ （Ｉ　　−２）　　、−及び（Ｉ　、２　）　２　ｎを
ｓ　　　　（２１） 右している場合、第１４図Ｂ中で承りように、有電圧状
態をとる。

さらに、制御線？Ｊジ二１ヒフソングート回路Ｍ３の制
御電流線２にアナログ入力電流Ｉ、が値（１、＝−３）
で供給される、そのアナログ入力電流Ｉ　の値（１−３
）を、Ｉｇとの関係で、Ｓ 次の１直Ｎ　　−３）　　、（１−３）２・・・・・・
・・・ｓ　　　　　　　１　　　　　　　ｓ （１３）２ｎと覆る。

Ｏ≦（１−３）１　＜１／４ｘｌ。

１／４ＸＩ、≦（１３）　２　＜１　／　２　Ｘ　Ｉ　
ａ１／２ＸＩ　　≦（１−３）３＜３／４ＸＩｇＳ ３／４ＸＩ　　≦（１−３＞４＜Ｉ。

Ｓ １　ｇ　　≦　（１３）　　５　　　＜　　　　５　　
／　　４　　Ｘ　　Ｉ　　ｇ（２］１−１　）　／　／
Ｉ　＝；　（１３）　２　ｎ＜２　　／４ＸＩ。

しかるどきは、制御線付ジョセフソング−１・回路Ｍ３
は、その出力端４及び４′間で、アリログ入力電流Ｉ、
が、値（１，−３）１〜（■、−３＞　　、＜１　−３
＞９〜（１，−３＞、２Ｓ ・・・・・・・・・（１３）　（２ｎ−７）〜（１−３
）　（２Ｓ 。−４）を右している場合、零電圧状態をどろが、（１
−３）５〜（１−３）８．（１，−３＞Ｓ １３〜（Ｉ　　−３）　１６・・・・・・＝　（１，−
３）　（２ｎ　−３）　〜（１３）　２　ｒ＋　ヲトル
場合、第１４図Ｃ中ｘ印で承りように、有電圧状態をど
ろ。

このように、制御線付ジョセフソング−１・回路Ｍｉの
制御２Ｉｌ電流線２にアナログ入力電流Ｉ３が値（Ｉ　
ｓ　　　＋　）で供給される、アブ「１グ入カ電流Ｉ１
〜Ｑｎの値（Ｉ　ｓ　　　＋　）を、■、どの関係で、
次の値（１−ｉ）　　、（１−１）２・・・・・・・・
・Ｓ　　　　　　　１　　　　　　　ｓ （１−ｉ）　　ｎとする。

＜３ｘ　１／　２（ｉ−１）　Ｘ　Ｉｇ（２°−１）　
Ｘ１／２”’　Ｘ　Ｉｇ≦（Ｉ　　　１）２ｎ ＜２　　ＸＩ／２”’ＸＩ。

しかるときは、制御２Ｉｌ＃Ｑ付ジョヒフソング−１・
回路Ｍｉは、その出力端４及び４′間で、アナログ入力
電流Ｉ３が、 （１−１）１〜（１８１）２ｔｔ−ｚ （Ｉ　　　　１）（２ｘ２Ｉ＋　−目　、１）〜（１−
ｉ　）　（３Ｘ２・＋−＋＋）（Ｉ　　　　ｆ）（４×
２＋＋−目＋１）〜（Ｉ　　　　ｆ）（５Ｘ２＋＋−口
）の値を右している場合、零電圧状態をとる。

また、制御線付ジョセフソンゲート回路Ｍ１が、その出
力端４及び４′間で、アナログ入力電流Ｉ３が、 （Ｉ　　１）（２＋＋−＋１１） 〜”　　”（２ｘ２’耐１） （ｒ　　　　ｉ　）　（３Ｘ２＋　＋　−ｚ　＋１）〜
（Ｉ　　　ｉ　）　（４ｘ２＋　＋−＋１）（１！　）
（５ｘ２１１４＋　＋１） 〜（■−１°）　（６ｘ２ＩＩ−ｚ　）の値を右してい
る場合、有電圧状態をとる。

従って、いま、制御線付ジョセフソンゲート回路Ｍ１〜
Ｍｎが零電圧状態をとるときにそれらの出力端４及び４
′間で得られる電圧（零電圧）を、第７図で上述した場
合と同様に２１ｉｌＩ表示のｒＯＪとし、また、有電圧
状態をどるとさに出力端４及び４′間で得られる電圧（
有電圧）を２値表示の「１」とすれば、アブログ入力電
流１ｓが、Ｒ１１１１ｉＩ線付ジ：］］ヒフソングー１
回路Ｍ１ｉの制御電流線２に、制御線付ジョセフソンゲ
ート回路Ｍ１の制御２Ｉｌ電流線２に供給される値（ｉ
−１） （１−１）の２　　　の値を有する（１−Ｓ ｉ）の値で供給されるので・、アナログ入力電流Ｉ　が
、制御２ＩＩ線ｆＪジヨセフソンゲ一ト回路Ｍ１の制御
電流線２に供給される値でみて、それが、（１−１）　
　、（ｆ　　−１）２・・・・・・・・・（１゜ｓ　　
　　　　　１　　　　　　　ｓ −１）　２　１〜Ｑｎの値を右している場合、制御線骨
ジ３Ｌ！フソングー１−回路Ｍｉの出力９＝：４及び４
′問に、第１０図に承りように、第７図で上述したと同
様のデジタル出力が１′：ｉられる。

従って、負荷Ｌ１〜Ｌｎから、アナ［Ｊグ入力電流Ｉ３
の狛を表しているｎビットのデジタル出力を得ることが
できる。

第１５図は、本出願人の特願昭５９−１９０３７４号に
おいて、第２番目の発明として提案したジ］セフ′ソン
パルスΔＤ変換回路の実施例である。

第１５図において、第１２図との対応部分には同一符号
を付して詳細説明を省略する。

第１５図に示すジョセフソンバルスΔＤ変換回路の実施
例は、第１２図のパルスバイアス電流発生回路りが、制
御線付ジョセフソンゲート回路Ｍｉに対応している、パ
ルスバイアス電流■ 発生回路りと同ｔχの構成を右でるパルスバイアス電流
発生回路Ｄｉにｌ換されていることを除■ いて、第１２図の場合と同様の構成を右ＸＪ−る。

このにうな構成を右りるジョセフソンパルスへＤ変換回
路によれば、詳細説明を省略づ゛るが、Ｊ４述したと同
様の作用効宋が得られる。

第１６図は、本出願人の特願昭５９−１９０３７４８に
おいて、第３Ｍ目の発明として提案したジョセフソンΔ
Ｄ変換回路の第１の実施例を示し、ｎ−ｍ個（ｎ≧２１
ｍ≧２　）　（７）　ｉｌ＋ＩＩ　ＩＩＩ線イ１ジョセ
フソンゲート回路Ｍ１１’　Ｍ１２’・・・・・・・・
・ＭｌｌＩｌ；Ｍ２１２Ｍ２２・・・・・・・・・Ｍ２
ｍ；・・・・・・・・・Ｍｎ１．〜１゜２・・・・・・
・・・Ｍｎｅｗを右する。

この場合、制御線付ジョセフソンゲート回路Ｍｉ１〜Ｍ
ｉ、は、第７図及び第９図で上述した制御ｌ線付ジョ廿
フソンゲート回路Ｍｉの場合と同様の構成を右Ｊ−る。

従って、制御締付ジ：Ｉｔ？フソングート回路Ｍｉ１〜
Ｍｎ□において、第７図との対応部分には同一・符号を
付して詳細説明を省略する。

また、制御線付ジョセフソング−１・回路Ｍｉ１〜Ｍ１
ｍの閾値特性の周期を１．とするとぎ、ぞの周期Ｉ・は
、第１７図に示すように、第７図でＪ述した制御線付ジ
ョセフソンゲート回路Ｍ（ｉ−１） ・の場合と同様に、２　　　×１１の周期を有― している。

ただし、この場合、制御線付ジョセフソンゲート回路Ｍ
　　−Ｍ　　の閾値特性の周期■１は、１１　　　１ｍ 第７図ｒ−１述した従来のジョセフソンΔＤ変換回路に
お【ノる制御線付ジョセフソンゲート回路Ｍ１の間１直
特性の周期１１のｍ　ｆｆ５の値を右している。

また、バイアス電流線１と、ｍ個のｉｌｌ陣電流線Ｈ１
，１−１２、・・・・・・・・・ＨＩｌｌと、制御電流
線３とを有し、ｍ個の制御電流線［［１〜］（、中の偶
数個の制御電流線に制御電流が２値表示で「１」（また
は「０」）で供給されるか、ｍ個の制御電流線１１１−
１１ｍ中の４１１１個の制σ１１電流線に制御電流が２
１１＾人示で「１」　（または「０」）で供給されるか
に応じＣ１出力端４及び４′間Ｃみて零電圧状態または
有電圧状態をとる、ジニ１セフソン接合メ・；了を用い
’Ｃｔｉｌｔ成された複数ｎ　信１の制御線イ」ジョセ
フソング−１・回路ＱｎＱ２・・・・・・・・・Ｑｎを
右する。

この制御線（−１ジＦ３　（２フソング−１〜回路Ｑｉ
＜ｒ＝１．２・・・・・・・・・ｎ）は、それ自体は公
知の種々の構成を右するらのを用い得るが、第１８図に
示１ように、第９図で上述した制御線イ・」ジ３Ｌ！フ
ソンゲート回路Ｍｉの構成にＪ３いて、その制御電流Ｆ
Ａ２がｍ木の制御電流線］」１・〜１」。

に代えられ、これに応じてジ＝３レフソングー１〜回路
Ｆ　〜Ｆ３の制御電流線７が１木であるのに代えて、ｍ
本有し１、ぞしてジョセフソングー１−回路Ｆ　　−Ｆ
３の第ｊ番目（ｊ＝１．２・・・・・・・・・ｍ）の制
御電流線７が直列に接続されて制ｍ電流Ｉ！１ｌｌｌｊ
に介挿されていることを除いＣ１第９図で土）ホした制
御線付ジョセフソンゲート回路Ｍｉと同様のｆ１′？１
成を右する。

しかして、制御線付ジョセフソンゲート回路〜１〜Ｍｎ
Ｍ−Ｍｉ　　・・・・・・・・・・Ｍｎ、（７）１１　
　１ｍ　　　２１　　２ｍバイア ス電流線１が、直列に接続されて、第１１図の場合と同
様に、パルスバイアス電流発生回路Ｄ（図示Ｉｆｆ）が
導出されているバイアス電流線１１に介挿されている。

また、制御線トＪジョセフソンゲート回路Ｍ１１へ・〜
１　　、Ｍ　　〜Ｍ　、・・・・・・・・・・Ｍｎ−制
御１１１１２１　　　　２ｍ 電流線２が、直列に接続されて、入力電流線１２に介挿
されＣいる。

さらに、制御線イ・１ジＥＩＩｔ７フソンゲ一ト回路Ｍ
８．の制御電流Ｆｌ１３が、制御２ｇ電流線Ｂｉｊに介
挿さＪ れている。

また、制御線付ジコセフソング−１・回路０１〜Ｑｎの
バイアス電流線１が、直列に接続されて、第１１図で上
述したと同様に、バイアス電流線４７に介挿されている
。

さらに、制御線ｆ］ジョレフソングート回路Ｑｉの制御
電流線１−１・の両端が、抵抗Ｒ１ｊを介して、制御線
付ジョセフソンゲート回路Ｍｉｊの出力端４及び４′に
接続されている。

さらに、制御線付ジョセフソンゲート回路Ｑｉの出力端
４及び４′間に負荷Ｌｉが接続されでいる。

以」−が、本出願人の特願昭５９−１９０３７４ｇにお
いで、第３番口の発明として提業したジー１セフソンＡ
Ｄ変換回路の第１の実施例の構成である。

このような構成を右Ｊるジー１セフソンＡＤ変換回路に
よれば、バイアス電流ＦＡ１１に、バイアス電流１ｂを
供給ずれば、制御線ｆＪジョレフソングート回路Ｍｉｊ
のバイアス電流Ｉ！ｉ１１に、バイアス電流Ｉｂが、イ
の（＋（ｉで供給される。

また、入力電流線１２にアナ［１グ入力電流Ｉ３を供給
すれば、制御線付ジョセフソンゲート回路Ｍｉｊの制御
電流線２に、アブログ入力電流１　が、その値で制御電
流Ｉ。とじて供給される。

さらに、制御電流線Ｂｉｊに制御電流■［を供給Ｊれば
、制御線＋ｊジョヒフソンゲート回路Ｍｉｊの制御電流
線３に、制９１１電流Ｉ、が、その値゛Ｃ供給される。

このため、バイアス電流線１１に供給するバイアス電流
’ｂを、第７図及び第８図で上ｊホした値Ｉ　′に選定
し、また、制御電流線Ｂｉｊに供給する制御電流１．を
、適当り値に選定して置くことによって、制御栓付ジョ
ヒフソングート回路Ｍｉｊの上述した閾１１０特性が、
入力電流線１２に供給されるアナログ入力電流Ｉ、に対
して、第１７図で上述したと同じ周期性を右づ°る。

寸なわら、第１７図の制御電流ＩＣの軸をアナログ入力
電流１、の軸にした周期性を有する。

ただし、この場合、制御電流線Ｂ　　、Ｅ３　　・・・
・・・・・・Ｂ１１１ｉｋ：供給する制御電流Ｉ１〜Ｑ
ｎの値、従って、１１す御線付ジョロフソンゲート回路
Ｍ１１９Ｍ１２・・・・・・・・・Ｍ１３の制御電流線
３に供給する制御電流Ｉ「の値を、互に異ならしめるこ
とによって、制御線付ジョセフソンゲート回路Ｍ１１．
　Ｍ１２・・・・・・・・・ＭｌｌＩｌの閥値特Ｈの位
相が、制９１１線イ・１ジヨセフソンゲ一ト回路Ｍ１１
の閾値特性の位相に対して、順次りに異る。

例えば、制御線付ジョセフソンゲート回路Ｎ１１１の閾
値特性が、制御電流Ｉ。が零ぐある場合、バイアス電流
１　ｂ／）’零である位相盆石するとき、ａ、ＩＩ御線
イ・１ジ３ヒフソング一ト回路”１２の聞蛸特性り位相
が、制御線付ジＥｌヒフソンゲー、１−回路”１１の間
１１１１持性の位相に対して、１　／　４　Ｘ　Ｉ　Ｉ
分位相Ｘを有り−る。

このように、制御電流線Ｍｉ１”ｉ２・・・・・・・・
・ＭｉｌＩ１、従って、制御線付ジ」しフソング−１・
回路Ｍｉ１９Ｍｉ２．・・・・・・・・・Ｍ　、−制御
２Ｉｌ電流線３に供給する制御電流Ｉ１〜Ｑｎの碩を、
互に異ならしめることによって、制御線イ・」ジ」ピフ
ソングート回路Ｍｉ１１Ｍｉ２・・・・・・・・・Ｍｉ
−閾値特性の位相が、制御線付ジョセフソング−１・回
路Ｍｉ１の悶１直特性のＩＱ相に対して、順次互に異な
る。

例えば、制御線付ジョセフソンゲート回路Ｍｉ１の閾値
特性が制御７ＩＩ電流１ｃが零である場合、バイアス電
流Ｉ　１）　／Ｊ（零である位相を有するとき、制御１
１２付ジョセフソンゲート回路Ｍｉ２の閾値特性の位相
が、制御線付ジョセフソンゲート回路Ｍｉ１の閾値特性
の位相に対して（１／４Ｘ１１）×ｉ分位ｆｆＩ差を右
Ｊる。

従って、いま、上述した周期１１の１／２の値をｒ　と
し、また、アナログ入力電流Ｉ８の値を■　との関係で
、次の値Ｉｓ１、’　Ｂ２．’　ｓ３・・・・・・・・
・Ｉ　　と・ノる。

０≦Ｉ、１＜１／２ＸＩ。

１／２ＸＩ　　≦１　　＜１ １Ｊｓ２（１ １≦Ｉ、＜３／２ＸＩ。

υ ３／２Ｘ１、≦ＩＳ４〈２×Ｉ。

２ｘｌ　　　≧Ｉ、５く５／２ＸＩｇ （２−１＞／’２ＸＩ　　≦Ｉ　Ｂ２”＜２　　／２Ｘ
Ｉｇ しかるときは、制御線付ジョセフソンゲート回路Ｍｌｌ
は、その出力端４及び４′間で、アナログ入力電流Ｉ　
が、Ｍｉ　ｌ　ｓｌ及び’ｓ：ｌ”ｓ５及びＩ　　−−
＝　Ｉ　ｓ（２１ｌ−３）及び１ｓ（２ｎ−２）をＢ６ 右している場合、零電圧状態をとるが、値’ｓ３及び’
ｓ４．’ｓ７及び’　Ｂ８・・・・・・・・・Ｉ　Ｂ２
　ｎ−１１及びＩ　　を有している場合、第１７図Ａ中
×印２ｎ で承りように、有電圧状態をとる。

また、制御線付ジョセフソンゲート回路Ｍ１２は、その
出力端４及び４′間で、アブログ入力電流１８が、（１
０’ｓ２及び’ｓ３．ｌｓＧ及びＩｓ７・・・”’　”
”　ｓ（２’−２）及び■ｓ（２’−１）を右している
場合、零電圧状態をとるが、（１／ｉＩ　　　Ｉ　　及
Ｓ１・　　　Ｂ４ び’ｓ５°”　”’　””　ｓ（２ｎ−４）及びＩ　５
（２１１−３）　ＩＩ　　をを右している場合、第１７
図Ｂ中×印２ｎ で示すように、有電圧状態をとる。

さらに、制御絞付ジョセフソンゲ−１・回路Ｍ２１は、
その化ツノ端４及び４′間で、アナログ入力電流Ｉ　が
、値’ｓ１〜’３４”Ｓ９〜Ｉ、１２・・・・・・・・
・Ｉ　　　−〜■ ｓ（２”　　７）　　　ｓ（２”−４）を右している場
合、零電圧状態をとるが、値１ｓ５〜）Ｂ８．Ｉ〜Ｉ　
　、・・・・・・・・・Ｉ、（２□−３）〜Ｉ　ｓ２ｎ
をＢ１２　　　　５１５ ｔＴする場合、第１７図Ｃ中Ｘ印で示すように、有電圧
状態をとる。

また、制御線イ・１ジヨセフソンゲ一ト回路Ｍ２２は、
その出力端４及び４′間で、アナログ入力電流Ｉ　が、
値Ｉ　及びＩ　　　Ｉ　　　−１ｓＳ３Ｓ６１Ｓ１１Ｓ
１３ ・・・・・・・・・を（−ｊしている場合、零電圧状態
をとるが、ｆｉｒｆ　Ｉ　　及びＩＩ　　〜■　　・・
・・・・・・・・・・ｒ、（２ｓ１ｓ２・　Ｂ７　　　
ｓｌｌ 。−１）及びＩ　Ｂ２日を有している場合、第１７図り
中Ｘ印で示Ｊ　、ｌうに、（ｊ電圧状態をとる。

さらに、制御線で一１ジ：Ｊレフソング−１〜回路〜１
３１は、εの化ツノ端４及び４′間で、アノログ入力電
流Ｉ　が、”　’　ｓｌ〜ＩｓＬ　　Ｉ　Ｂ１７〜Ｉ　
Ｂ２４・・・・・・・・・を右している場合、零電圧状
態をとるが、Ｉ　〜Ｉ　　　、［〜！　　・・・・・・
・・・をとる揚ｓ９　　　Ｂ１６　　　Ｂ２５　　　Ｂ
３２合、第１７図Ｅ　ｌ＋　Ｘ印で示すように、有電圧
状態をとる。

また、制御線イ］ジョセフソンゲート回路Ｍ３□は、そ
の出力端４及び４′間で、アナログ入力電流Ｉｓが、値
ＩＳ５〜Ｉ　Ｂ１２　、　　Ｉ　Ｂ２１〜ｌ　Ｂ２８・
・・・・・・・・を右する場合、零電圧状態をとるが、
１１ｒ１［ｓ１〜’　Ｂ４．’　Ｂ１３〜ｌ　　・・・
・・・・・・を右りる揚合、第１７図Ｆ中Ｘ印で示づよ
うに、有電圧状態をとる。

このように、制御線付ジー３セフソングート回路Ｍｉｊ
は、ぞの出力端４及び４′間で、アナ［１グ入力電流１
　の伯に応じて、零電圧状態または有電圧状態をとる。

従って、いま、制御粉付ジョセフソングー［・回路Ｍ１
１〜Ｍ１ｏ１Ｍ２１〜Ｍ２ｍ、・・・・・・・・・Ｍ１
、１〜Ｍｉ□が零電圧状態をとるときにそれらの出力端
４及び４′間で得られる電圧（零電圧）を２（１ら表示
の「０」とし、また、有電圧状態をとるとさ・に出力端
４及び４′間で得られる電圧（有電圧）を２値表示の「
１」とすれば、アナログ入力電流１　が、Ｉ　　Ｉ　　
Ｉ　・・・・・・・・・ｌ５（２ｏ−１ｓ　　　　ｓｌ
ｏ　Ｓ２′Ｓ３ ３、■　　の値を右している場合、制御線付ジ」しフソ
ンゲート回路Ｍｉｊの出力端４及び４′間に、ｎ＝３．
ｍ＝２の場合、第１９図に承りように、デジタル出力が
１！？られる。

また、ｎ＝３．ｍ＝３の場合、制御線付ジョセフソンゲ
ート回路Ｍｉｊの出力端４及び４′間に、第２０図に示
すように、デジタル出力が得られる。

このため、制御線イ４ジョセフソンゲート回路０１〜Ｑ
ｎから、ｎ＝３．ｍ＝２の場合、第１９図に示すように
デジタル出力が１９られる。

また、ｎ＝３．ｍ＝３の場合、第２０図に示ずようにデ
ジタル出力が得られる。

従って、負荷Ｌ１〜Ｌ、で、アナログ入力電流Ｉ１〜Ｑ
ｎの値を表わしているｎビットのデジタル出力をＩＴす
ることができる。

そして、この場合のようなデジタル出力が、１、ＩＩ　
ｌｉｔ線付ジョセフソンゲート回路Ｍｉ１〜Ｍｉｍの閾
値特性にＪ３ける周期の数を、同じ制！２１Ｉ電流の範
囲値内において、第７図で上述した従来のジョセフソン
ＡＤ変換回路の制御線付ジョセフソンゲート回路Ｍの場
合の１／ｍにすることによって１．７ることができる。

従って、第１６図に示すジョセフソンＡＤ変換回路の場
合、アナログ入力電流を、第７図でト）ホした従来のジ
ョセフソンＡＤ変換回路に比し、ｍ４Ｑという広い範囲
値に■つで、ビット数の人なるデジタル出力に変換する
ことがでさる、という特徴をイｊする。

、１だ、第１６図に示寸ジ：ルフソンバルスΔＤ変換回
路によれば、制御線付ジョセフソング−］・回路Ｍ１１
〜Ｍ１１１Ｍ２１〜Ｍ２ｍ”・・・・・・・、Ｍｎ１〜
Ｍｎｍが、それらのバイアス電流線１に、第１１図で上
述したジョセフソンパルスＡＤ変換回路の場合と同様に
、パルスバイアス電流発生回路Ｄ（図示せず）からのパ
ルスバイアス電流が、バイアス電流Ｉｂとして供給され
ることによって動作し、また、ａ、１１［Ｉ　ＦＡ付ジ
ョセフソングー１−回路Ｑ１〜Ｑｎが、イれらのバイア
ス電流線１に第５図の場合と同様に、正弦波または台形
波の交流バイアス電流Ｉ、が供給されることによって動
作し、よって、上述したように、アナ【］グ入力電流を
デジタル出力に変換するようにしているので、その変換
を第１１図のＪＡ合と同様に高速で行わけることができ
る。

第２１図は、本出願人の特願昭５９−１９０３７４号に
おいて、第３番口の発明として提案したジョセフソンＡ
Ｄ変換回路の第２実施例を示１゜ 第２１図において、第１６図との対応部分に、は同一符
号を付して詳細説明を省略する。

第２１図に示寸ジョレフソンＡＤ変換回路は、次の事項
を除いて、第１６図で上述したジョセフソンＡＤ変換回
路の構成と同様の構成を有する。

寸なわら、ゐり御線付ジニｌヒフソングート回路（ｉ−
１） Ｍｉ１〜Ｍｉ−閾値特性の周期１ｉが、２ｘｔ１を有し
ているに代え、制御線付ジョセフソンゲート回路Ｍ１１
〜Ｍ１ｍ二Ｍ２１〜Ｍ２．：・・・・・・・・・Ｍ２ｎ
〜Ｍｎ−閾値特性の周期が、１１を右している。

また、制御線付ジョセフソンゲート回路の制御ｌ電流線
２に、入力電流線１２に供給されるアナログ入力電流ｉ
ｓをそれと同じ値で供給するに代え、制御線付ジョセフ
ソンゲート回路Ｍ１１〜Ｍ　　；Ｍ　　−Ｍ　　；・・
・・・・・・・Ｍ２ｎ〜Ｍｎ−の制御＋ａ　　　　２１
　　　　加 御電流線２に、第７図で上述したジョセフソンＡＤ変換
回路において、その制御線付ジョセフソングー１−回路
Ｍ１．〜１２・・・・・・・・・Ｍｎにアナログ入力電
流ｌ　を互に貸なる値（ＩＳ−１）。

（１−２）・・・・・・・・・（ｒ、−ｒｌ）で供給す
るのと同様に、異なる値（１−１＞、　　（Ｉ、−２，
）・・・・・・・・・（１，−ｎ）で供給するようにな
されている。

このため、第１３図で上述したと同様に、入力電流線１
２に、抵抗Ｒ、Ｒ、Ｒ２，・・・・・・・・・Ｒｏが、
直列に接続されて介挿され、！τして、この場合、入力
電流線１２の一端が接地されているものとして、制御線
付ジョセフソングーｉ・回路Ｍｉ〜Ｍｉの制御電流線２
が直列に接続さ＋　　　　　　　１１１１ れて、その一端が、抵抗Ｒ１′を介して抵抗Ｒ（ｉ−１
）及びＲｉの接続中点に接続され、他端が接地されてい
る。

以上が、本出願人の特願昭５９−１９０３７４号におい
て、第３番目の発明として提案したジョセフソンＡＤ変
換回路に第２の実施例の構成である。

このような構成を有するジョセフソンＡＤ変換回路によ
れば、イれが、上述した事項を除いて、第１６図で上述
したと同様の構成を右している。

一方、制御線（Ｊジョセフソンゲート回路Ｍｉ１〜Ｍｉ
ｓが、第１３図で°上述したジョセフソンへ〇！！換回
路の１ｊＪｔｌ線付ジヨセフソンゲ一ト回路Ｍｉの閾値
特性に対応している閾値特性を有し、また、その制御線
付ジ三１セフソンゲート回路Ｍｉ１〜Ｍｉ−制ｔｌｌ流
線２に、アブログ入力電流ＩＳが、従来のジョセフソン
ＡＤ変換回路の制御線付ジ］Ｌ？フソンゲート回路Ｍｉ
のｉ！１１１１１１電流隊 線２に供給されると同様の値で供給される。

従って、第２１図に示すジョセフソンＡＤ変換回路の場
合も、詳細説明は省略するが、アナログ入力型ＦＥ　Ｉ
　８の値を表しているデジタル出力を、第１６図で上述
した特徴を以って（７ることができろ。

なお、本出願人が提案した、特願昭５９−１９０３７４
５’Ｅには、第１６図に゛示すジョセフソンパルスΔＤ
変換回路において、イの制ｗＩ線（４ジＦＩＬ７フソン
グー１・回路Ｍｉｌ〜”ｉｎのバイアス電流線１に、第
１５図で上述したジョセフソンパルスＡＤ変換回路の実
施例に準じて、パルスバイアス電流発生回路Ｄｉからパ
ルスバイアス電流を供給する構成を、第４番目の発明に
よるジョセフソンバルスΔＤ変換回路の実施例として、
提案している。また、制御線付シフセフソング−１・回
路Ｍｉｊのバイアス電流線１に、第１５図で上述したジ
ョヒフソンパルスΔＤ変換回路の実施例に準じて、パル
スバイアス電流発生回路ｎ１ｊからパルスバイアス電流
を供給する構成を、第５番目の発明によるジョセフソン
パルスＡＤ変換回路の実施例として、提案している。

ざらに、制御線イ」ジョセフソンゲート回路Ｍｉ１〜Ｍ
　、ｆｆｌ／／、その周期性の周期Ｔ、をして、制御線
付ジョセフソンゲート回路Ｍ１１〜Ｍ１ｍの周期１１の
２　（＋−１）　Ｘ　Ｉ　ｌの周期または１１の周期を
有し、これに応じて、４１　ａｌｌ線付ジョセフソンゲ
ート回路Ｍｉ、〜Ｍｉ−制御電流線２に、アナログ入力
電流ＩＳを、その値でまたは制御線ＬＪジョセフソンゲ
ート回路Ｍ　の制御電流線２ピッソング−１・回路Ｍｉ
ｉＭｉ２・・・・・・・・・ＭＩＩＩｌｆｌその周期性
の周期をして、上述したＩ＋１とは異なる周期とし、こ
れに応じて、制御Ｆｌｌ　＋Ｊジョセフソンゲート回路
Ｍｉ１〜Ｍ１−制御電流線２に、アナログ入力電流１８
を上述した値とは異なる値で供給して、（第１６図及び
第２１図の組合ｔ！構成に相当する）上述したと同様の
作用効果を（りるようにすることも、提案した。

以上で、本出願人が特願昭５９−１９０３７４号におい
て提案したジ：ＩＬ！フソンＡＤ変換回路が明らかとな
った。

明が解決しようとする問題点 しかしながら、本出願人が特願昭５９−１９０３７４ｑ
におい−（提案したジョセフソンＡＤ変換回路の場合、
制御線付ジ、３ｔ？フソング−１・回路〜１１〜Ｍ　、
または制御綴付ジョセフソンブート回路Ｍ１１〜Ｍ１ｍ
’　Ｍ２１〜Ｍ２ｍ”’　・・”・・Ｍｎ１へ”＋ｖの
バイアス電流線に、幅狭なパルスバイアス電流が供給さ
れることによって、アノｒ」グ入力電流を、ｎビットの
デジタル出力に変換しているので、−ての動作を高速に
行わせることができるどしてし、バイアス電流が、パル
スバイアス電流であることのため、上述したアナログ入
力電流をｎピッ−−のデジタル出力に変換する動作を誤
動作なく、確実に１′Ｊるためには、制御線付シフセフ
ソング−１へ回路Ｍ１〜Ｍｎｉ：た番ま制御線付ジョセ
フソンゲート回路Ｍ１１〜Ｍ１．。

Ｍ２１・−Ｍ２ｍ・・・・・・・・・Ｍｎｌ・〜Ｍ　、
Ｉ（７）バイアス電流線に実際に供給するパルスバイア
ス電流と、制御Ｎ　（ＪジＥ１ｔ？フソンゲート回路０
１〜Ｑｎのバイアス電流線に実際に供給するパルスバイ
アス電流との間の位相差が、予定の狭い範囲になければ
ならない。

しかしながら、実際上は、制御線付ジョセフソンゲート
回路Ｍ−・Ｍ　、またはＭ２ｉ〜Ｍ２１ｎ ・・・・・・・・・Ｍｎ１・−ＭｉＩＩＩのバイアス電
流線に供給するバイアス電流の電流路において、及び制
御ｔｆＡ　（−ｊジョセフソング−１・回路０１〜Ｑｎ
のバイアス電流線に供給するバイアス電流の電流路とに
おいて、各別のバイアス電流が、各別の遅延時間で！ｉ
ｊＭ”ｌるため、土ｉ１−した位相ｌが予定の狭い範囲
に収まらイｉい状態になるおそれを有し、従−）で、７
１０グ入力電流をｎピッ４・のデジタル出力に変換する
動作にｌ；動作が生ずるおそれを右していｌζ。

肛回玉邂決するための−電 よって、本発明は、本出願人が１５願昭５９−１９０３
７４号において提案した上述し！ごジョヒフソンＡＤ変
換回路を基礎とするが、上述した欠点のない、新規なジ
ョセフソンパルスＡＤ変換回路を提案せんとづ゛る一ｂ
のである。

本願第１番目の発明によるジョセフソンパルスＡＤ変換
回路は、本出願人が特願昭５９−１９０３７４ｑにおい
て提案した第１番目の発明の場合と同様に、次に述べる
構成を右する。

すなわら、バイアス電流線と、制御電流線とを有し、■
′つ上記制御電流線に供給される制御電流の値と上記バ
イアス電流線に供給されるバイアス電流の値とに応じて
、対の出力端間で、零電圧状態または有電圧状態をとり
、その零電圧状態または有電圧状態をどる閾値特性に、
上記制御電流線に供給される制ｎ電流の値に対する互に
異なるまたは同じ周期の周期性を右づ−ろ、ジーＪｔ？
フソン接合素子を用いて構成されたｎ　ｌ［Ｉ、１（ｎ
≧２）の制御ｌＱ角付ジョセフソングー１−路Ｍｉ、Ｍ
２．・・・・・・・・・Ｍｉを有する。

また、バイアス電流線と、制御電流線とを有し、上記制
御電流線に制御電流が２値表示で「１」で供給さ°れる
か、「０」で供給されるかに応じて、対の出力端間で、
零電圧状態またはイーＪ電圧状態をとる、ジョセフソン
接合素子を用いて構成されたｎ個の制御線付ジョセフソ
ンゲート回路Ｑ１　、Ｑ２・・・・・・・・・Ｑｎを右
する。

さらに、交流バイアス電流から、それに比し幅狭のパル
スバイアス電流を発生する、上記制御Ｉ！Ｊ１句ジコセ
フソング−１・回路Ｍ１〜Ｍ互に対して共通のパルスバ
イアス電流発生回路を右する。

しかしで、上記制御２１Ｉ線付ジＥＩｔ７フソング一ト
回路ＱＨ（ｉ＝１．２・・・・・・・・・ｎ）の制御１
１に流線の対の入力端が、上記制御線付ジョセフソンゲ
ート回路Ｍｉの対の出力端に接続され、そして、Ｌ記制
御線付ジ３ｔ？フソングート回路Ｍ１〜Ｍｉのバイアス
電流線に、上記パルスバイアス電流発生回路から得られ
るパルスバイアス電流を供給し、上記制御線付ジョセフ
ソンゲート回路０１〜Ｑｎのバイアス電流線に、上記交
流バイアス電流を供給し、上記制ａｌｌ　！　（；Ｊジ
Ｅ′３ｔ？フソングー１〜回路ＭｉＭ２・・・・・・・
・・Ｍｉの制御電流線に、アナログ入力電流を、互に同
じまたは異なる値で供給することによって、上記制御線
付ジョセフソングーを一回路Ｑ１．Ｑ２．・・・・・・
・・・Ｑｎの対の出力端から、上記アナログ入力電流の
値を表しているｎビットのデジタル出力を出力するよう
にされている。

しかしながら、本願第１番目の発明によるジョセフソン
ＡＤ変換回路は、このような構成を右Ｊ−るジ、］１．
−フソンＡＤ変換回路において、上記制御２１１線付ジ
：ＪＬ−フソンゲート回路Ｍ１．Ｍ２・・・・・・・・
・Ｍｉのバイアス電流線に供給するバイアス電流の電流
路、及び上記制御線付ジョセフソングー１−回路Ｑ　、
Ｑ２・・・・・・・・・Ｑｎのバイアス電流線に供給す
るバイアス電流の電流路のいずれか一方または双方に、
可変遅延回路が介挿されているという構成を右゛する。

また、本願第２番口の発明によるジョセフソンパルスＡ
Ｄ変換回路は、本出願人が特願昭５９−１９０３７４号
にＪ３いて提案した第２の発明の場合と同様に、上述し
た本願第１番目の発明によるジョセフソンパルスＡＤ変
換回路において、ｎ個の１ｌｉｌＪ御線付ジヨセフソン
グー１・回路Ｍ１〜Ｍ互に対して共通なパルスバイアス
電流発生回路が、それと同様の複数ｎ個のパルスバイア
ス電流発生口ｍＤ１　、Ｄ２・・・・・・・・・［）互
に置換され、そして、そのパルスバイアス電流発生回路
り、からのパルスバイアス電流を、制御ＩＩｔｆＡ付ジ
ョセフソンゲート回路Ｍｉのバイアス電流線に供給する
ようになされ−Ｃいることを除いて、本願第１番目の発
明によるジョセフソンパルスＡＤ変換回路と同様の構成
を右する。

しかしながら、本願第２番目の発明によるジ：１１？フ
ソンＡＤ変挽回路は、このような構成を右ケるジョセフ
ソンＡＤ変換回路において、上記ａＩＩＪＩＮ（Ｊ　シ
Ｂ　Ｌ！７　ソンクート［ｉ’Ｄｆｆ１Ｍ１　、　Ｍ２
・・・・・・・・・Ｍｎのバイアス電流線に供給するバ
イアス電流の電流路、及び上記制′ｎ線付ジーＪＩ？フ
ソングート回路Ｑｌ　、Ｑ２・・・・・・・・・Ｑｎの
バイアス電流線に供給するバイアス電流の電流路のいず
れか一方または双りに、可変「迂回路が介挿されている
という構成を右する。

また、本願第３ｆｆｌ目の発明によるジョセフソンＡＤ
変換回路は、本出願人が特願昭５９−１９０３７４号に
おいて提案した第３番目の発明の場合と同様に、次に述
べる構成を有する。

寸なわら、バイアス電流線と、制御電流線とを有し、１
つその制御電流線に供給される制御電流の値と上記バイ
アス電流線に供給されるバイアス電）人の値とに応じて
、対の出力端間で、零電圧状態または有電圧状態をとり
、イの零電圧状態または有電圧状態をとる閾値特性に、
上記制御電流線に供給される制御電流の偵に対りる万い
に異なるまたは同じ周期の周期性を右する、ジョセフソ
ン接合素子を用いて構成されたｎ−ｍ１ｐ；ｌ（ｎ≧２
．　ｍ≧２）（７）制６１１１Ｑ付シｓｌｒフソンゲー
ト回路Ｍ１１〜Ｍ１ｍ：Ｍ２１〜〜’２ｍ’・・・・・
・・・・Ｍｎ１〜Ｍｎｔ右する。

また、バイアス電流線と、ｍ個の制ｆｆｌ電流線１−１
１〜ｌ−１ｍとを有し、制御電流線ト１１〜１−１ｍ中
の偶数個の制御電流線に制御２ＩＩ電流が２値表示で１
１」　（または「０」）で供給されるか、制御電流Ｆｊ
ｌ＋１、〜）１ｍ；Ｍ２１〜Ｍ２ｍ中の奇数個の制御電
流線に制御電流が２値表示で「Ｏ」　（または「１」）
で供給されるかに応じて、対の出力端間で、零電圧状態
または有電圧状態をとる、ジョセフソン接合素子を用い
て構成されたｎ個の制ａｌｌ線付ジョセフソンゲート回
路０１〜Ｑｎを右する。

さらに、交流バイアス電流から、それに比し幅狭のパル
スバイアス電流を発生するパルスバイアス電流発生回路
を有する。

しかして、制御絵付ジ」レフソングート回路Ｑｉの制御
電流線］」ｊ　（ｊ−１，２・・・・・・・・・ｍ）の
両端が、制御線付ジョセフソンゲート回路Ｍｉｊ（ｉ＝
１．２・・・・・・・・・ｎ）の対の出力端に接続され
、そして、上記制御線付ジョセフソンゲート回路Ｍ　〜
ＭｉＭ□−Ｍｉ・・・・・・・・・Ｍｎ１〜１１　　１
ｍ　　　２１　　２ｍＭ 　のバイアス電流線に、上記パルス電流発生回路から１
！１られるパルスバイアス電流を供給し、上記制御線付
ジョセフソンゲート回路Ｑ１〜Ｑｎのバイアス電流線に
、上記交流バイアス電流を供給し、上記制御線付ジョセ
フソンゲート回路Ｍ１１〜Ｍ１１１１二Ｍ２１〜Ｍ２ｍ
　’　”’　”’　”’　”　ｎ１〜Ｍｎｍの制御電流
線に、アナログ入力電流を、互に同じまたは異なる値で
供給することによって、上記制御線付ジョセフソングー
ｉ・回路Ｑ１１：・・・・・・・・・Ｑｎの対の出力端
から、上記アナログ入力電流の値を表しているｎピット
のデジタル出力を出力ＪるＪ、うにされている。

しかしながら、本願第３番目の発明によるジ」ヒフソン
ＡＤ変換回路Ｇ、Ｌ、このような構成を有するジョセフ
ソンＡＤ変換回路においで、上記制御絵付ジ」レフソン
グ−１〜回路Ｍ１１〜Ｍ１１１１；Ｍ　〜Ｍ　；・・・
・・・・・・Ｍｎｌ〜Ｍｎ−バイアス電流２１　　２ｍ 線に供給するバイアス電流の電流路、及び上記制御線付
ジョセフソンゲート回路ｏ１．Ｑ２・・・・・・・・・
Ｑｎのバイアス電流線に供給りろバイアス電流の電流路
のいずれか一方または双方に、可変遅延回路が介挿され
ているという構成を右ｉＪ−る。

また、本願第４番目の発明にＪ、るジ三１しフソンパル
スＡＤ変換回路は、本出願人が特願昭５０−１９０３７
／Ｉ号において１２案した第４番目の発明の場合と同様
に、上述した本願第３番目の発明において、ｎ−ｍ個の
制御Ｉ！２６１ジョレフソング−１・回路Ｍ　１１〜Ｍ
　１ｍ、　Ｍ　２１〜Ｍ　２ｍ、　−・−・−・・・・
Ｍｎｌ〜ｌ’ｉ’ｌｎｍに対して共通なパルスバイアス
電流発生回路が、それと同様の複数ｎ個のパルスバイア
ス電流発生回路Ｄ　　、Ｄ　　・・・・・・・・・Ｄ　
に１２　　　　　　　　　ｎ 置換され、そして、そのパルスバイアス電流発生回路Ｄ
１からのパルスバイアス電流を、ａ、＋制御粉付ジョレ
フソングート回路Ｍｉ１〜Ｍｎ□に供給するＪ、うにな
されていることを除いて、本願第３Ｍ口のジョセフソン
パルスＡＤ変換回路と同様の構成を右する。

しかしながら、本願第４番［１の発明によるジ：Ｉｔ？
フソンＡＤ変換回路は、このような構成を右ツるジ：３
Ｉ？フソンＡＤ変換回路において、上記制御線付ジョセ
フソンゲート回路Ｍ１１〜Ｍ１１：Ｍ２１〜Ｍ２ｍ；・
・・・・・・・・Ｍｎ１〜Ｍｎｌ１ｌのバイアス電流線
に供給するバイアス電流の電流路、及び上記制御２Ｉｌ
Ｆｉｌ付ジヨセフソンゲ一ト回路ＱｎＱ２・・・・・・
・・・Ｑｎのバイアス電流線に供給するバイアス電流の
電流路のいずれか一方または双方に、可変遅延回路が介
挿されているという構成を有する。

る。

さらに、本願第５番日の発明によるジョセフソンパルス
ＡＤ変換回路は、本出願人が特願昭５９−１９０３７４
号においで提案した第５Ｍ「Ｊの発明の場合と同様に、
上述した本願第３番目の発明にＪ３いて、ｎ　−ｎ１個
の制御２ＩＩｆｉ’２　ｆＪジ」Ｌフソング−１・回路
Ｍ１１〜Ｍ１１１１１Ｍ２１〜Ｍ２□、・・・・・・・
・・Ｍｎ１〜ＭｎＬｌｌに対して共通なパルスバイアス
電流発生回路が、それと同様の複数［）・、ｎ１個のパ
ルスバイアス電流発生回路Ｄ−ＤｎＤｎ　　　１ｍ　　
　２１ 〜Ｄ２ｍ・・・・・・・・・Ｄｎｌ〜ＤｏＩｌｌに置換
され、イして、そのパルスバイアス電流発生回路Ｄｉ・
からのパルスバイアス電流を、制御２１線旬ジ：１ｔ？
フソング一ト回路Ｍｉｊに供給するＪ、うになされてい
ることを除いて、本願第３番目のジョセフソンパルスＡ
Ｄ変換回路と同様の構成を有する。

しかしながら、本願第５番口の発明ににるジョセフソン
ＡＤ変換回路は、このようむ構成を右するジョヒフソン
ＡＤＩ’換回路にＪｊいて、上記制陣線付ジョセフソン
ゲート回路Ｍ１１〜Ｍ１．：Ｍ２１−Ｍ２１１：・・・
・・・・・・Ｍｎ１〜Ｍｎｍのバイアス電流線に供給す
るバイアス電流の電流路、及び上記υ１１２１１線付ジ
コセフソンゲート回路Ｑ１．Ｑ２・・・・・・・・・Ｑ
ｎのバイアス電流線に供給するバイアス電流の電流路の
いずれか一方または双方に、可変遅延回路が介１１ｆｉ
されているという構成を有する。

作用・りｊ果 上述した本願第１及び第２番目の発明によるジョセフソ
ンパルスＡＤ変換回路によれば、本出願人が１？ｉ願昭
５９−１９０３７／１号において提案した第１及び第２
番目のジョセフソンＡＤ変換回路の場合と同様に、ｉｔ
、Ｉ　ＩＩＩ線付ジコセフソング−１・回路Ｍ１〜Ｍｎ
のバイアス電流線に、幅狭なパルスバイアス電流が供給
されることによって、アナ［１グ入力電流を、ｎビット
のデジタル出力に変換しているので、ぞのｆｈ　作を′
ｔＳ速で行わせることかできる。

しかしながら、本願第１番目の発明及び本願第２番目の
発明によるジョセフソンＡＤ変換回路の場合、制御線付
ジ：ＩＩ？フソンゲート回路Ｍ１〜Ｍ１のバイアス電流
線に供給するバイアス電流の電流路、及び制ＯＩｌ線ｆ
１ジョセフソンゲート回路Ｑ１〜Ｑｎのバイアス電流線
に供給ケるバイ）ｌス電流の電流路のいずれか一方また
は双方に、可変遅延回路が介挿されているので、ぞの可
変遅延回路を調整づ−ることによって、発明が解決しよ
うとする問題点の項でｊ小べた欠点を６効に回避さ已る
ことがでさる。

また、本願第１番目〜第５番口の発明にＪ、るジ：、ｌ
　ｌ！フソンパルスΔＤ変換回路によれば、本出願人が
特願Ｄｉ（５９１９０３７４’；′ｉにおいて提案した
第３〜第５番目のジ：Ｉｔ？フソンΔｒ）変換回路の場
合と同様に、制御線付ジョセフソンゲート回路Ｍ１．〜
Ｍ１１１１；Ｍ２１〜Ｎ４２ｍ：・・口・・・・・Ｍｉ
１へ−Ｍｎ□のバイアス電流線に、幅狭イにパルスバイ
アス電流が供給されることによって、アブログ入力電流
を、ｎビットのデジタル出力に変換しているので、その
動作を高速で？ｊなわせることができる。

また、制御線付ジ：ＩＬ！フソングート回路Ｍｉｊの周
期性を右する閾値特性が、第７図で上述した制御線付ジ
ョセフソンゲート回路Ｍｉの場合と同様に、イの第１、
第２・・・・・・・・・番目の周期でとるバイアス電流
の最大値が、その周期の番数が大になるに応じて減少ζ
る、という閾値特性を！′２するので、制御絵付ジＥＪ
ヒフソンゲート回路Ｍｉ・の制御電流線に供給される制
御電流があＪ る値以上の値をとるとき、第７図で」一連した制υ＋＋
　ｔｆａ　ｆｌジ三ルフソングート回路Ｍ１の場合と同
様に、制御線付ジョセフソンゲート回路Ｍｉｊが有電圧
状態をとるべきであるにもかかわらず、有電圧状態をと
らない、という誤動作が生ずる。

このため、制御線付ジョセフソンゲート回路Ｍｉ・の制
御電流線に供給する制御電流の最大値、Ｊ 従って、アナログ入力電流の最大１１ｉに、第７図及び
第１１図の場合と同様に制限を受け、また、７少ログ入
力電流の最大値までの範囲を吊子化づ゛る数、すなわら
ｎの値に制限を受ける。

しかしながら、制御線付ジョセフソンゲート回路Ｍｉｊ
の閾値特性における周期の数を、同じ制御電流の範囲内
にＪ３いて、第７図Ｃ上述した従来のジョセフソンＡＤ
変換回路にＪ３ける制御線付ジョセフソンゲート回路Ｍ
ｉの場合の１７′ｍにＪることができる。このため、制
御ＦＡ４１シュｔｔ！ノソング−１・回路Ｍｉｊの制御
電流線に供給４る制御電流の最大値、従って、アナログ
入力電流の最大値を、第７図で一ト）ホしたジョセフソ
ンＡ　Ｄ変換回路の場合のｍ　（８にσること・がでさ
・る。

しかしながら、本願第１Ｍ口の発明及び本願第２番目の
発明によるジ」レフソンΔＤ☆換回路の場合、制御線ｆ
・１ジ」ヒフソング−１−回路Ｍ１１〜Ｍ１ｍ２Ｍ２１
〜Ｍ２ｍ、””・・””’ｎｌ””Ｍｎｍのバイアス電
流線に供給するバイアス心流の電流路、及び制御線イー
ジーレフソングート回路Ｑ１〜Ｑｎのバイアス電流線に
供給するバイアス電流の電流路のいずれか一方または双
方に、可変遅延回路が介挿されているので、その可変遅
延回路を調整することによって、発明が解決しようどす
る問題点の項で述べた欠点を有効に回避さＵることがで
きる。

宋−Ｍ（飢ユ 第１図は、本願第１番目の発明によるジョセフソンＡＤ
変換回路の第１の実施例を示づ°。

第１図において、第１１図どの対応部分には同一符号を
付し詳細説明は省略する。

第１図に示ず本発明によるジ：ｌ　ｔ＝フソンＡｒ）変
換回路は、バイアス゛上流線４６及び４７に、可変遅延
回路５１及び５２がぞれぞれ介挿されていることを除い
て、第１１図の場合と同様の構成を有する。

このような構成を右する本発明によるジョセフソンＡＤ
変換回路ににれば、それが上述した事項を除いて、第１
１図で上述したジョセフソンＡＤ変換回路と同様の構成
を右するので、詳細説明は省略するが、作用・効果の項
で述べた作用・効果が１９られることは明らかであろう
。

実施例２ 第２図は、本願第１Ｍ口の発明にＪ：るジョセフソンＡ
Ｄ変換回路の第２の実施例を示す。

第２図において、第１２図との対応部分には同−符ｇを
付し二■綱説明は省略する。

第２図に示１本発明によるジョセフソンＡＤ変換回路は
、第１図の場合と同様に、バイアス電流線４６及び４７
に、可変遅延回路５１及び５２がイれぞれ介挿されてい
ることを除いて、第１２図の場合と同様の構成を右する
。

このＪ、うな構成を（ｊする本発明によるジ：１１：！
フソンΔＤ変挽回路によれば、（れがＦｊホした事項を
除いて、第１２図で上述したジ′：１ヒフソンＡＤ変換
回路と同様の構成を右するのひ、詳細説明は省略Ｊ”る
が、作用・効果の項で述べた作用・効果が１９られるこ
とは明らかであろう。

実施例３ 第３図は、本願第１番目の発明によるジョセフソンＡＤ
変換回路の第３の実施例を示す。

第３図において、第１３図との対応部分には同一符号を
付し詳細説明は省略する。

第３図に示す本発明によるジョセフソンＡＤ変換回路は
、第１図の場合と同様に、バイアス電流線４６及び４７
に、可変遅延回路５１及び５２がそれぞれ介挿されてい
ることを除いて、第１３図の場合と同様の構成を有する
。

このような構成を有する本発明によるジョセフソンＡＤ
変換回路によれば、それが上述した事項を除いて、第１
３図で上述したジョセフソンＡＤ変換回路と同様の構成
を右するので、詳細説明は省略するが、作用・効果の項
で述べた作・用・効果が得られることは明らかであろう
。

よ１−例Ａ 第４図は、本願第２番目の発明によるジ＝３ｔ−フンン
ΔＤ変換回路の実施例を示す。

第４図において、第１５図との対応部分には同一符号を
付し訂ＩＩＩ説明は省略する。

第４図に示す本発明によるジョセフソンＡＤ変換回路は
、第１図の場合と同様に、バイアス電流線４６及び４７
に、可変遅延回路５１及び５２がそれぞれ介挿されてい
ることを除いて、第１５図の場合と同様の構成を有する
。

このような構成を右する本発明によるジョセフソンＡＤ
変換回路によれば、（れが、上述した事項を除いて、第
１５図で上述したジョセフソンＡＤ変換回路と同様の構
成を有するので、詳ｌｌｌ説明は省略するが、作用・効
果の項で述べた作用・効果が得られることは明らかであ
ろう。

裏腹■玉 第５図は、本１１１第３番口の発明によるジョセフソン
ＡＤ変換回路の第１の実施例を示す。

第５図において、第１６図との対応部分には同一符号を
ｆｊ　Ｌ訂１ＩＩＩ訳明は省略する。

第５図に示す本発明によるジョセフソンＡＤ変換回路は
、バイアス電流線１１及び４７に、可変遅延回路５１及
び５２がそれぞれ介挿されていることを除いて、第１６
図の場合と同様の構成を有する。

このような構成を６覆る本発明によるジョセフソンＡＤ
変換回路によれば、それが上述した事項を除いて、第１
６図の場合と同様の構成を有するので、詳ＩＩＩ説明は
省略するが、作用・効果の項で述べた作用・効果が得ら
れることが明らかであろう。

実施例ｑ 第６図は、本願第３番目の発明によるジョセフソンＡＤ
変換回路の第２の実施例を示す。

第６図において、第２１図との対応部分には同一符号を
付し５Ｔ　ｌ１ｌｌ説明は省略する。

第０図に示す本発明によるジョセフソンＡＤ変換回路は
、第５図の場合と同様に、バイアス電流線１１及び４７
に、可変遅延回路５１及び５２がそれぞれ介挿されてい
ることを除いて、第２１図の場合ど同様の構成を右する
。

このような構成を有する本発明によるジョセフソンＡＤ
変換回路によれば、それが」二連した’Ａ　１１７を除
いて、第２１図の場合と同様の構成を右するので、詳細
説明は省略するが、作用・効果の項で述べた作用・効果
が得られることが明らかであろう。

なお、図示説明は省略するが、問題点を解決するための
手段の項で述べた、本出願人が特願昭５９−１９０３７
４丹において提案した第４高目及び第５番目の発明に、
上述した本願第１番目の発明、本願第２番［１の発明及
び本願第３番口の発明によるジョセフソンＡＤ変換回路
の場合と同様に、可変遅延回路を適用した構成を、それ
ぞれ本願第４番目の発明及び本願第５番目の発明による
ジョセフソンＡＤ変換回路とすることもでき、その他、
本発明の精神を脱することなしに、種々の変型、変更を
なし１うするであろう。

【図面の簡単な説明】

第１図〜第６図は、本発明によるジョセフソンＡＤ変換
回路の実施例を示す系統的接続図である。 第７図は、従来のジョセフソンＡＩ’）変換回路の一例
を示す系統接続図である。 第８図は、これに用いている制ｔｌｌ線付ジョレフソン
ゲート回路の閾値特性を示す図である。 第９図は、第７図に丞す従来のジョセフソンＡＤ変換回
路に用いている制御線付ジョセフソンゲート回路の接続
図である。 第１０図は、第７図に示す従来のジョセフソンＡＩ’）
変換回路の動作の説明に供するアナログ入力電流に対す
るデジタル出力の関係を示す図である。 第１１図〜第１３図は、本発明の基礎となるジョセフソ
ンＡＩ）変換回路の実施例を示ψ系統的接続図である。 第１４図は、第１３図に示すジョセフソンパルスＡＤ変
換回路に用いている制御線付ジョセフソンゲート回路の
閾値特性を示寸図である。 第１５図及び第１６図は、本発明の基礎となるジョセフ
ソンパルスＡＤ変換回路の他の実施例の系統的接続図で
ある。 第１７図は、第１６図に示すジョセフソンパルスＡＤ変
換回路に用いている制御線付ジョセフソンゲート回路の
閾値特性を示ず図である。 第１８図は、第１６図に用いている制御線付ジョセフソ
ングート回路の一例を示す接続図である。 第１９図及び第２０図は、第１６図に示す本発明による
ジョセフソンＡＤ変換回路の動作の３２明に供ザるアナ
ログ入力電流に対するデジタル出力の関係を示づ図であ
る。 第２１図は、本発明の基礎となるジ：１Ｌ！フソンＡＤ
変換回路の他の例を示す系統的接続図である。 １・・・・・・・・・・・・バイアス電流線２．３・・
・・・・制御電流線 ４．４′・・・・・・出力端 Ｊ　　（ｉ＝１．２・・−・−−−・ｎ）・・・・・・
・・・・・・・・・ｉＩ＋制御線制御線付フコセフソン
グ回路 Ｂ１・・・・・・・・・・・・・・・ｉ１、ＩＪ卯電電
流線５・・・・・・・・・・・・・・バイアス電流線６
・・・・・・・・・・・・・・・ジョセフソン接合素子
７．８・・・・・・・・・制御電流線 Ｆ、〜Ｆ３ ・・・・・・・・・・・・制御粉付ジョヒフソングー１
−回路 ｉ１、ｉｉ’・・・バイアス電流線 １１ｊ　（ｊ＝１．２・・・・・・・・・ｍ）・・・・
・・・・・・・・制御ｌ電流線Ｍｉ・（ｉ＝１．２・・
・・・・・・・ｎ：ｊ＝１．２・・・Ｊ ・・・・・・ｒｎ　）・・・・・・・・・制御線付ジョ
セフソングーＩ・回路 Ｑｉ・・・・・・・・・・・・・・・制御ＦＩｌ付ジョ
セフソンゲー・１ ト回路 り、Ｄｉ・・・・・・・・・パルスバイアス電流発生口
路 ４１・・・・・・・・・・・・・・・バイアス電流線ｒ
＜−Ｒ，Ｒ’　〜Ｒ′　、ｒ′１〜ｒ。 ｏｎＩ　　　　　　　ｎ 、ｒ　　〜ｒ　　１．　　ｒ　　ＩＩ　　〜ｒ　　ｉ　
　　　　、ｆｉ　　　　　　　１　　　　　　　ｎ・・
・・・・・・・・・・・・・負荷 ４６．４７・・・・・・バイアス電流線５１．５２・・
・・・・可変遅延回路 出願人　　日本電信Ｔｉ話株式会社 代理人　　弁理士　１）中　正　治 笛７図

Claims (1)

1. 【特許請求の範囲】 １、バイアス電流線と、制御電流線とを有し、且つ、上
   記制御電流線に供給される制御電流の値と上記バイアス
   電流線に供給されるバイアス電流の値とに応じて、対の
   出力端間で、零電圧状態または有電圧状態をとり、その
   零電圧状態または有電圧状態をとる閾値特性に、上記制
   御電流線に供給される制御電流の値に対する互に異なる
   または同じ周期の周期性を有する、ジョセフソン接合素
   子を用いて構成されたｎ個（ｎ≧２）の制御線付ジョセ
   フソンゲート回路Ｍ＿１、Ｍ＿２、・・・・・・・・・
   Ｍ＿ｎと、バイアス電流線と、制御電流線とを有し、 上記制御電流線に制御電流が２値表示で「１」で供給さ
   れるか、「０」で供給されるかに応じて、対の出力端間
   で、零電圧状態または有電圧状態をとる、ジョセフソン
   接合素子を用いて構成されたｎ個の制御線付ジョセフソ
   ンゲート回路Ｑ＿１、Ｑ＿２・・・・・・・・・Ｑ＿ｎ
   と、交流バイアス電流から、それに比し幅狭の パルスバイアス電流を発生する、上記制御線付ジョセフ
   ソンゲート回路Ｍ＿１〜Ｍ＿ｎに対して共通のパルスバ
   イアス電流発生回路とを有し、 上記制御線付ジョセフソンゲート回路Ｑ＿ｉ（ｉ＝１、
   ２・・・・・・・・・ｎ）の制御電流線の対の入力端が
   、上記制御線付ジョセフソンゲートへ回路Ｍ＿ｉの対の
   出力端に接続され、 上記制御線付ジョセフソンゲート回路Ｍ＿１〜Ｍ＿ｎの
   バイアス電流線に、上記パルスバイアス電流発生回路か
   ら得られるパルスバイアス電流を供給し、上記制御線付
   ジョセフソンゲート回路Ｑ＿１〜Ｑ＿ｎのバイアス電流
   線に、上記交流バイアス電流を供給し、上記制御線付ジ
   ョセフソンゲート回路Ｍ＿１、Ｍ＿２・・・・・・・・
   ・Ｍ＿ｎの制御電流線に、アナログ入力電流を、互に同
   じまたは異なる値で供給することによつて、上記制御線
   付ジョセフソンゲート回路Ｑ＿１、Ｑ＿２、・・・・・
   ・・・・Ｑ＿ｎの対の出力端から、上記アナログ入力電
   流の値を表しているｎビットのデジタル出力を出力する
   ようにされているジョセフソンＡＤ変換回路において、 上記制御線付ジョセフソンゲート回路Ｍ＿１、Ｍ＿２・
   ・・・・・・・・Ｍ＿ｎのバイアス電流線に供給するバ
   イアス電流の電流路、及び上記制御線付ジョセフソンゲ
   ート回路Ｑ＿１、Ｑ＿２・・・・・・・・・Ｑ＿ｎのバ
   イアス電流線に供給するバイアス電流の電流路のいずれ
   か一方または双方に、可変遅延回路が介挿されているこ
   とを特徴とするジョセフソンＡＤ変換回路。 ２、バイアス電流線と、制御電流線とを有し、且つ上記
   制御電流線に供給される制御電流の値と上記バイアス電
   流線に供給されるバイアス電流の値とに応じて、対の出
   力端間で、零電圧状態または有電圧状態をとり、その零
   電圧状態または有電圧状態をとる閾値特性に、上記制御
   電流線に供給される制御電流の値に対する互に異なるま
   たは同じ周期の周期性を有する、ジョセフソン接合素子
   を用いて構成されたｎ個（ｎ≧２）の制御線付ジョセフ
   ソンゲート回路Ｍ＿１、Ｍ＿２・・・・・・・・・Ｍ＿
   ｎと、バイアス電流線と、制御電流線とを有し、 上記制御電流線に制御電流が２値表示で「１」で供給さ
   れるか、「０」で供給されるかに応じて、対の出力端間
   で、零電圧状態または有電圧状態をとる、ジョセフソン
   接合素子を用いて構成されたｎ個の制御線付ジョセフソ
   ンゲート回路Ｑ＿１、Ｑ＿２・・・・・・・・・Ｑ＿ｎ
   と交流バイアス電流から、それに比し幅狭の パルスバイアス電流を発生する複数ｎ個のパルスバイア
   ス電流発生回路Ｄ＿１、Ｄ＿２・・・・・・・・・Ｄ＿
   ｎとを有し、 上記制御線付ジョセフソンゲート回路Ｑ＿ｉ（ｉ＝１、
   ２・・・・・・・・・ｎ）の制御電流線の対の入力端が
   、上記制御線付ジョセフソンゲート回路Ｍ＿ｉの対の出
   力端に接続され、 上記制御線付ジョセフソンゲート回路Ｍ＿ｉのバイアス
   電流線に、上記パルスバイアス電流発生回路Ｄ＿ｉから
   得られるパルスバイアス電流を供給し、上記制御線付ジ
   ョセフソンゲート回路Ｑ＿１〜Ｑ＿ｎのバイアス電流線
   に、上記交流バイアス電流を供給し、上記制御線付ジョ
   セフソンゲート回路Ｍ＿１、Ｍ＿２、・・・・・・・・
   ・Ｍ＿ｎの制御電流線に、アナログ入力電流を、互に同
   じまたは異なる値で供給することによって、上記制御線
   付ジョセフソンゲート回路Ｑ＿１、Ｑ＿２、・・・・・
   ・・・・Ｑ＿ｎの対の出力端から、上記アナログ入力電
   流の値を表しているｎビットのデジタル出力を出力する
   ようにされているジョセフソンＡＤ変換回路において、 上記制御線付ジョセフソンゲート回路Ｍ＿１、Ｍ＿２・
   ・・・・・・・・Ｍ＿ｎのバイアス電流線に供給するバ
   イアス電流の電流路、及び上記制御線付ジョセフソンゲ
   ート回路Ｑ＿１、Ｑ＿２・・・・・・・・・Ｑ＿ｎのバ
   イアス電流線に供給するバイアス電流の電流路のいずれ
   か一方または双方に、可変遅延回路が介挿されているこ
   とを特徴とするジョセフソンＡＤ変換回路。 ３、バイアス電流線と、制御電流線とを有し、且つ上記
   制御電流線に供給される制御電流の値と上記バイアス電
   流線に供給されるバイアス電流の値とに応じて、対の出
   力端間で、零電圧状態または有電圧状態をとり、その零
   電圧状態または有電圧状態をとる閾値特性に、上記制御
   電流線に供給される制御電流の値に対する互に異なるま
   たは同じ周期の周期性を有する、ジョセフソン接合素子
   を用いて構成されたｎ・ｍ個（ｎ≧２、ｍ≧２）の制御
   線付ジョセフソンゲート回路Ｍ＿１＿１〜Ｍ＿１＿ｍ；
   Ｍ＿２＿１〜Ｍ＿２＿ｍ；・・・・・・・・・Ｍ＿ｎ＿
   １〜Ｍ＿ｎ＿ｍと、バイアス電流線と、ｍ個の制御電流
   線Ｈ＿１、Ｈ＿２、・・・・・・・・・Ｈ＿ｍとを有し
   、上記制御電流線Ｈ＿１〜Ｈ＿ｍ中の偶数個の制御電流
   線に制御電流が２値表示で「１」（または「０」）で供
   給されるか、上記制御電流線Ｈ＿１〜Ｈ＿ｍ中の奇数個
   の制御電流線に制御電流が２値表示で「１」（または「
   ０」）で供給されるかに応じて、対の出力端間で、零電
   圧状態または有電圧状態をとる、ジョセフソン接合素子
   を用いて構成されたｎ個の制御線付ジョセフソンゲート
   回路Ｑ＿１、Ｑ＿２・・・・・・・・・Ｑ＿ｎと、交流
   バイアス電流から、それに比し幅狭の パルスバイアス電流を発生するパルスバイアス電流発生
   回路とを有し、 上記制御線付ジョセフソンゲート回路Ｑ＿ｉの制御電流
   線Ｈ＿ｊ（ｊ＝１、２・・・・・・・・・ｍ）の対の入
   力端が、上記制御線付ジョセフソンゲート回路Ｍ＿ｉ＿
   ｊ（ｉ＝１、２・・・・・・・・・ｎ）の対の出力端に
   接続され、 上記制御線付ジョセフソンゲート回路Ｍ＿１＿１〜Ｍ＿
   １＿ｍ、Ｍ＿２＿１〜Ｍ＿２＿ｍ、・・・・・・・・・
   Ｍ＿ｎ＿１〜Ｍ＿ｎ＿ｍのバイアス電流線に、上記パル
   ス電流発生回路から得られるパルスバイアス電流を供給
   し、上記制御線付ジョセフソンゲート回路Ｑ＿１〜Ｑ＿
   ｎのバイアス電流線に、上記交流バイアス電流を供給し
   、上記制御線付ジョセフソンゲート回路Ｍ＿１＿１〜Ｍ
   ＿１＿ｍ；Ｍ＿２＿１〜Ｍ＿２＿ｍ；・・・・・・・・
   ・Ｍ＿ｎ＿１〜Ｍ＿ｎ＿ｍの制御電流線に、アナログ入
   力電流を、互に同じまたは異なる値で供給することによ
   つて、上記制御付ジョセフソンゲート回路 Ｑ＿１；Ｑ＿２；・・・・・・・・・Ｑ＿ｎの対の出力
   端から、上記アナログ入力電流の値を表しているｎビッ
   トのデジタル出力を出力するようにされているジョセフ
   ソンＡＤ変換回路において、 上記制御線付ジョセフソンゲート回路Ｍ＿１＿１〜Ｍ＿
   １＿ｍ；Ｍ＿２＿１〜Ｍ＿２＿ｍ；・・・・・・・・・
   Ｍ＿ｎ＿１〜Ｍ＿ｎ＿ｍのバイアス電流線に供給するバ
   イアス電流の電流路、及び上記制御線付ジョセフソンゲ
   ート回路Ｑ＿１、Ｑ＿２・・・・・・・・・Ｑ＿ｎのバ
   イアス電流線に供給するバイアス電流の電流路のいずれ
   か一方または双方に、可変遅延回路が介挿されているこ
   とを特徴とするジョセフソンＡＤ変換回路。 ４、バイアス電流線と、制御電流線とを有し、且つ上記
   制御電流線に供給される制御電流の値と上記バイアス電
   流線に供給されるバイアス電流の値とに応じて、対の出
   力端間で、零電圧状態または有電圧状態をとり、その零
   電圧状態または有電圧状態をとる閾値特性に、上記制御
   電流線に供給される制御電流の値に対する互に異なるま
   たは同じ周期の周期性を有する、ジョセフソン接合素子
   を用いて構成されたｎ・ｍ個（ｎ≧２、ｍ≧２）の制御
   線付ジョセフソンゲート回路Ｍ＿１＿１〜Ｍ＿１＿ｍ；
   Ｍ＿２＿１〜Ｍ＿２＿ｍ；・・・・・・・・・Ｍ＿ｎ＿
   １〜Ｍ＿ｎ＿ｍと、バイアス電流線とｍ個の制御電流線
   Ｈ＿１、Ｈ＿２、・・・・・・・・・Ｈ＿ｍとを有し、
   上記制御電流線Ｈ＿１〜Ｈ＿ｍ中の偶数個の制御電流線
   に制御電流が２値表示で「１」（または「０」）で供給
   されるか、上記制御電流線Ｈ＿１〜Ｈ＿ｍ中の奇数個の
   制御電流線に制御電流が２値表示で「１」（または「０
   」）で供給されるかに応じて、対の出力端間で、零電圧
   状態または有電圧状態をとる、ジョセフソン接合素子を
   用いて構成されたｎ個の制御線付ジョセフソンゲート回
   路Ｑ＿１、Ｑ＿２・・・・・・・・・Ｑ＿ｎと、交流バ
   イアス電流から、それに比し幅狭の パルスバイアス電流を発生する複数ｎ個のパルスバイア
   ス電流発生回路Ｄ＿１、Ｄ＿２・・・・・・・・・Ｄ＿
   ｎとを有し、 上記制御線付ジョセフソンゲート回路Ｑ＿ｉの制御電流
   線Ｈ＿ｊ（ｊ＝１、２・・・・・・・・・ｍ）の対の入
   力端が、上記制御線付ジョセフソンゲート回路Ｍ＿ｉ＿
   ｊ（ｉ＝１、２・・・・・・・・・ｎ）の対の出力端に
   接続され、 上記制御線付ジョセフソンゲート回路Ｍ＿ｉ＿１〜Ｍ＿
   ｉ＿ｍのバイアス電流線に、上記パルスバイアス電流発
   生回路Ｄ＿ｉから得られるパルスバイアス電流を供給し
   、上記制御線付ジョセフソンゲート回路Ｑ＿１〜Ｑ＿ｎ
   のバイアス電流線に、上記交流バイアス電流を供給し、
   上記制御線付ジョセフソンゲート回路Ｍ＿１＿１〜Ｍ＿
   １＿ｍ；Ｍ＿２＿１〜Ｍ＿２＿ｍ；・・・・・・・・・
   Ｍ＿ｎ＿１〜Ｍ＿ｎ＿ｍの制御電流線に、アナログ入力
   電流を、互に同じまたは異なる値で供給することによっ
   て、上記制御線付ジョセフソンゲート回路Ｑ＿１；Ｑ＿
   ２；・・・・・・・・・Ｑ＿ｎの対の出力端から、上記
   アナログ入力電流の値を表しているｎビットのデジタル
   出力を出力するようにされているジョセフソンＡＤ変換
   回路において、 上記制御線付ジョセフソンゲート回路Ｍ＿１＿１〜Ｍ＿
   １＿ｍ；Ｍ＿２＿１〜Ｍ＿２＿ｍ；・・・・・・・・・
   Ｍ＿ｎ＿１〜Ｍ＿ｎ＿ｍのバイアス電流線に供給するバ
   イアス電流の電流路、及び上記制御線付ジョセフソンゲ
   ート回路Ｑ＿１、Ｑ＿２・・・・・・・・・Ｑ＿ｎのバ
   イアス電流線に供給するバイアス電流の電流路のいずれ
   か一方または双方に、可変遅延回路が介挿されているこ
   とを特徴とするジョセフソンＡＤ変換回路。 ５、バイアス電流線と、制御電流線とを有し、且つ上記
   制御電流線に供給される制御電流の値と上記バイアス電
   流線に供給されるバイアス電流の値とに応じて、対の出
   力端間で、零電圧状態または有電圧状態をとり、その零
   電圧状態または有電圧状態をとる閾値特性に、上記制御
   電流線に供給される制御電流の値に対する互に異なるま
   たは同じ周期の周期性を有する、ジョセフソン接合素子
   を用いて構成されたｎ・ｍ個（ｎ≧２、ｍ≧２）の制御
   線付ジョセフソンゲート回路Ｍ＿１＿１〜Ｍ＿１＿ｍ；
   Ｍ＿２＿１〜Ｍ＿２＿ｍ；・・・・・・・・・Ｍ＿ｎ＿
   １〜Ｍ＿ｎ＿ｍと、バイアス電流線と、ｍ個の制御電流
   線Ｈ＿１、Ｈ＿２、・・・・・・・・・Ｈ＿ｍとを有し
   、上記制御電流線Ｈ＿１〜Ｈ＿ｍ中の偶数個の制御電流
   線に制御電流が２値表示で「１」（または「０」）で供
   給されるか、上記制御電流線Ｈ＿１〜Ｈ＿ｍ中の奇数個
   の制御電流線に制御電流が２値表示で「１」（または「
   ０」）で供給されるかに応じて、対の出力端間で、零電
   圧状態または有電圧状態をとる、ジョセフソン接合素子
   を用いて構成されたｎ個の制御線付ジョセフソンゲート
   回路Ｑ＿１、Ｑ＿２・・・・・・・・・Ｑ＿ｎと、交流
   バイアス電流から、それに比し幅狭の パルスバイアス電流を発生する複数ｎ・ｍ個のパルスバ
   イアス電流発生回路Ｄ＿１＿１〜Ｄ＿１＿ｍ；Ｄ＿２＿
   １〜Ｄ＿２＿ｍ；・・・・・・・・・Ｄ＿ｎ＿１〜Ｄ＿
   ｎ＿ｍとを有し、上記制御線付ジョセフソンゲート回路
   Ｑ＿ｉの制御電流線Ｈ＿ｊ（ｊ＝１、２・・・・・・・
   ・・ｍ）の対の入力端が、上記制御線付ジョセフソンゲ
   ート回路Ｍ＿ｉ＿ｊ（ｉ＝１、２・・・・・・・・・ｎ
   ）の対の出力端に接続され、 上記制御線付ジョセフソンゲート回路Ｍ＿ｉ＿ｊのバイ
   アス電流線に、上記パルスバイアス電流発生回路Ｄ＿ｉ
   ＿ｊから得られるパルスバイアス電流を供給し、上記制
   御線付ジョセフソンゲート回路Ｑ＿１〜Ｑ＿ｎのバイア
   ス電流線に、上記交流バイアス電流を供給し、上記制御
   線付ジョセフソンゲート回路Ｍ＿１＿１〜Ｍ＿１＿ｍ；
   Ｍ＿２＿１〜Ｍ＿２＿ｍ；・・・・・・・・・Ｍ＿ｎ＿
   １〜Ｍ＿ｎ＿ｍの制御電流線に、アナログ入力電流を、
   互に同じまたは異なる値で供給することによって、上記
   制御線付ジョセフソンゲート回路Ｑ＿１；Ｑ＿２；・・
   ・・・・・・・Ｑ＿ｎの対の出力端から、上記アナログ
   入力電流の値を表しているｎビットのデジタル出力を出
   力するようにされているジョセフソンＡＤ変換回路にお
   いて、 上記制御線付ジョセフソンゲート回路Ｍ＿１＿１〜Ｍ＿
   １＿ｍ；Ｍ＿２＿１〜Ｍ＿２＿ｍ；・・・・・・・・・
   Ｍ＿ｎ＿１〜Ｍ＿ｎ＿ｍのバイアス電流線に供給するバ
   イアス電流の電流路、及び上記制御線付ジョセフソンゲ
   ート回路Ｑ＿１、Ｑ＿２・・・・・・・・・Ｑ＿ｎのバ
   イアス電流線に供給するバイアス電流の電流路のいずれ
   か一方または双方に、可変遅延回路が介挿されているこ
   とを特徴とするジョセフソンＡＤ変換回路。