JPS63178561A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS63178561A JPS63178561A JP62011556A JP1155687A JPS63178561A JP S63178561 A JPS63178561 A JP S63178561A JP 62011556 A JP62011556 A JP 62011556A JP 1155687 A JP1155687 A JP 1155687A JP S63178561 A JPS63178561 A JP S63178561A
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- Japan
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- film
- electrode
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- conductive film
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は基板側より、ソース、ドレイン電極。
動作アモルファス・シリコン半導体膜、ゲート絶縁膜、
ゲート電極よりなるスタガード型薄膜トランジスタ（Ｔ
Ｐ Ｔ）を製作するに際し、ソース。
ゲート電極よりなるスタガード型薄膜トランジスタ（Ｔ
Ｐ Ｔ）を製作するに際し、ソース。
ドレイン電極の段差による耐圧劣化を解決するため、ま
ず、導電性膜にテーパエツチング法を施してエツジ端部
がテーパ状をなす導電性膜を選択的に形成した後、その
導電性膜を放電の一方の電極とし、所定の放電ガス雰囲
気中において、放電ガスの分解種の平均自由行程がチャ
ネル長より短くなるように放電ガス圧を選択してプラズ
マ化学気相成長（Ｐ−ＣＶＤ）法を施すことにより、導
電性膜上のみにドープ・アモルファス・シリコンを形成
するようにしたものである。
ず、導電性膜にテーパエツチング法を施してエツジ端部
がテーパ状をなす導電性膜を選択的に形成した後、その
導電性膜を放電の一方の電極とし、所定の放電ガス雰囲
気中において、放電ガスの分解種の平均自由行程がチャ
ネル長より短くなるように放電ガス圧を選択してプラズ
マ化学気相成長（Ｐ−ＣＶＤ）法を施すことにより、導
電性膜上のみにドープ・アモルファス・シリコンを形成
するようにしたものである。
本発明は液晶表示パネル或いはエレクトロルミネッセン
ス（Ｅ Ｌ）パネル等の駆動に用いるＴＰＴの製造方法
、特にそのソース及びドレイン電極の製造方法に関する
。
ス（Ｅ Ｌ）パネル等の駆動に用いるＴＰＴの製造方法
、特にそのソース及びドレイン電極の製造方法に関する
。
上記パネルの駆動には、ＴＦＴをＸ方向、Ｙ方向に集積
したマトリクスが用いられるが、このアクティブマトリ
クスにはゲート電極とソース、ドレイン間に短絡が無い
ことが必要である。短絡欠陥がたとえ一点あっても、そ
の点に接続されるすべてのパスライン上で表示欠陥が発
生し、表示装置として重大な欠陥となるからである。
したマトリクスが用いられるが、このアクティブマトリ
クスにはゲート電極とソース、ドレイン間に短絡が無い
ことが必要である。短絡欠陥がたとえ一点あっても、そ
の点に接続されるすべてのパスライン上で表示欠陥が発
生し、表示装置として重大な欠陥となるからである。
かかるライン欠陥が発生する原因を、第３図の従来のス
タガード型ＴＰＴの構造を示す図により説明する。
タガード型ＴＰＴの構造を示す図により説明する。
同図において３１はガラス基板、３２−１．３２〜２は
厚さ約５０ｎｍのＴｉ膜、３３−１．３３−２は厚さ約
５０ｎｍのｎ”ａ−３ｉ膜、３４はノン・ドープミー３
ｔ膜（厚さ約１００ｎ ｍ、） 、３５は厚さ約３００
ｎ ｍのＳｉＮ膜、３６は厚さ約２００ ｎ ｍのＡ
ｌ膜である。
厚さ約５０ｎｍのＴｉ膜、３３−１．３３−２は厚さ約
５０ｎｍのｎ”ａ−３ｉ膜、３４はノン・ドープミー３
ｔ膜（厚さ約１００ｎ ｍ、） 、３５は厚さ約３００
ｎ ｍのＳｉＮ膜、３６は厚さ約２００ ｎ ｍのＡ
ｌ膜である。
ここで３２−１．３３−１はソース電極Ｓ、 ３２−２
．３３−２はドレイン電極り、３６はゲート電極Ｇをな
し、ＴＰＴを構成する。
．３３−２はドレイン電極り、３６はゲート電極Ｇをな
し、ＴＰＴを構成する。
このＴＰＴのソース、ドレイン電極は、従来は第４図（
ａ）〜（ｄ）に示す製造工程により形成する。
ａ）〜（ｄ）に示す製造工程により形成する。
まず同図（ａ）に示す如く、ガラス基板４１上全面に、
基板温度約３００℃において蒸着法によりＴｉ膜４２を
形成し、その後、温度３００℃程度でＰＨｆｆ （ホ
スフィン）を０．５％含む５ＩＨ４（モノシラン）ガス
をベースガスとしたＰ’−ＣＶＤ（プラズマ化学気相成
長）法を用いて、ｎ″ａ−３ｉ膜４３を凡そ５０ｎｍの
厚さに形成する。
基板温度約３００℃において蒸着法によりＴｉ膜４２を
形成し、その後、温度３００℃程度でＰＨｆｆ （ホ
スフィン）を０．５％含む５ＩＨ４（モノシラン）ガス
をベースガスとしたＰ’−ＣＶＤ（プラズマ化学気相成
長）法を用いて、ｎ″ａ−３ｉ膜４３を凡そ５０ｎｍの
厚さに形成する。
次にその上に、同図（ｂ）に見られる如くレジスト膜４
４を形成する。
４を形成する。
次いで同図（Ｃ１に示すように、上記レジスト膜４４を
マスクとして、ｎ″ａ−３ｉ膜４３とＴｉ膜４２を、Ｃ
Ｆ４ （４弗化炭素）＋０□ （酸素）のガスプラズ
マでエツチングする。
マスクとして、ｎ″ａ−３ｉ膜４３とＴｉ膜４２を、Ｃ
Ｆ４ （４弗化炭素）＋０□ （酸素）のガスプラズ
マでエツチングする。
最後にマスクとして用いたレジスト膜４４を除去して、
同図＋ｄ）に示す如く、Ｔｉ膜４２とｎ″ａ−５ｔ膜４
３との積層体からなるソースＳ、ドレイン電極りが完成
する。
同図＋ｄ）に示す如く、Ｔｉ膜４２とｎ″ａ−５ｔ膜４
３との積層体からなるソースＳ、ドレイン電極りが完成
する。
上記従来のソース、ドレイン電極の形成方法では、ソー
ス、ドレイン電極のエツジが鋭（なっているため、エツ
ジ部に電界集中が生じやすく、ゲート電極との間で短絡
を発生しやすい。
ス、ドレイン電極のエツジが鋭（なっているため、エツ
ジ部に電界集中が生じやすく、ゲート電極との間で短絡
を発生しやすい。
更にａ−Ｓｉ層が厚いと、光照射時に流れる光電流が膜
厚の指数関数に比例して増大する。段差があるとエツジ
部で膜切れを生じるので、成る程度の膜厚を必要とする
ため、上記光電流が大きくなりやすいという問題もある
。
厚の指数関数に比例して増大する。段差があるとエツジ
部で膜切れを生じるので、成る程度の膜厚を必要とする
ため、上記光電流が大きくなりやすいという問題もある
。
本発明は第１図に見られる如く、絶縁性基板例えばガラ
ス基板１１上に導電性膜５例えばチタン（Ｔｉ）膜を形
成し、これをレジスト膜をマスクとしてややオーバエツ
チングしてサイドエツチングを進行させる所謂テーパエ
ツチング法を施して、導電性膜１２−１．１２−２を形
成した後、この導電性膜１２−１．１２−２を一方の電
極として所定の放電ガス雰囲気中において、放電ガスの
分解種の平均自由行程が作成しようとするＴＰＴのチャ
ネル長より短くなる圧力条件のもとでＰ−ＣＶＤ法を施
すことにより、上記導電性膜上に一様な膜厚のドープ・
アモルファス・シリコン膜を形成する工程を含むことを
特徴とする。
ス基板１１上に導電性膜５例えばチタン（Ｔｉ）膜を形
成し、これをレジスト膜をマスクとしてややオーバエツ
チングしてサイドエツチングを進行させる所謂テーパエ
ツチング法を施して、導電性膜１２−１．１２−２を形
成した後、この導電性膜１２−１．１２−２を一方の電
極として所定の放電ガス雰囲気中において、放電ガスの
分解種の平均自由行程が作成しようとするＴＰＴのチャ
ネル長より短くなる圧力条件のもとでＰ−ＣＶＤ法を施
すことにより、上記導電性膜上に一様な膜厚のドープ・
アモルファス・シリコン膜を形成する工程を含むことを
特徴とする。
上記条件のもとでＰ−ＣＶＤ法を施すと、放電電極とし
て用いた導電性膜１２−１．１２〜２の近傍で放電ガス
の分解種が生成される。この分解種は平均自由行程が短
いので遠方まで飛んで行くことはできず、従って生成さ
れた位置の近傍、即ち導電性膜１２−１．１２−２表面
には付着し成長するが、それ以外の方向へ向かったもの
はすぐに消滅する。このため導電性膜１２−Ｌ Ｌ２−
２表面にほぼ一様な膜厚のドープ・アモルファス・シリ
コン膜１３−１．１３−２カ形成される。その表面形状
は、厚さがほぼ一様なので下地の導電性膜１２−１．１
２−２の表面形状と同じく、テーパ状をなすこととなる
。
て用いた導電性膜１２−１．１２〜２の近傍で放電ガス
の分解種が生成される。この分解種は平均自由行程が短
いので遠方まで飛んで行くことはできず、従って生成さ
れた位置の近傍、即ち導電性膜１２−１．１２−２表面
には付着し成長するが、それ以外の方向へ向かったもの
はすぐに消滅する。このため導電性膜１２−Ｌ Ｌ２−
２表面にほぼ一様な膜厚のドープ・アモルファス・シリ
コン膜１３−１．１３−２カ形成される。その表面形状
は、厚さがほぼ一様なので下地の導電性膜１２−１．１
２−２の表面形状と同じく、テーパ状をなすこととなる
。
以下本発明の一実施例を、第２図（ａ）〜（ｆｌを参照
しながら説明する。
しながら説明する。
まず同図（ａｌに示すように、ガラス基板上２１上にＴ
ｉ電極膜２２を被着形成する。
ｉ電極膜２２を被着形成する。
次に同図（ｂｌに示すように、ソース、ドレイン電極パ
ターン用レジスト膜２３を形成し、次いで同図（Ｃ）に
示すように上記Ｔｉ膜２２を燐酸（Ｈ：１ＰＯ４）にて
オーバーエツチングになる程度にエツチングを行い、サ
イドエツチングを進行させる。これによりエツジ部がテ
ーパ状をなしたＴｉ膜２２が所望パターンに形成される
。
ターン用レジスト膜２３を形成し、次いで同図（Ｃ）に
示すように上記Ｔｉ膜２２を燐酸（Ｈ：１ＰＯ４）にて
オーバーエツチングになる程度にエツチングを行い、サ
イドエツチングを進行させる。これによりエツジ部がテ
ーパ状をなしたＴｉ膜２２が所望パターンに形成される
。
この後同図（ｄ）に見られるように、レジスト膜２３を
除去する。次に同図（ｅ）に示すように、このＴｉ膜２
２を−４めとして一方の放電電極とし、その上部に他方
の電極となるメソシュ状電極２４を、例えば電極間隔ｊ
ｌ！＝１ｍｍで対向させ、両者間に約５０■の直流電圧
を印加する。この状態において、ＰＨｆｆを凡そ０．５
％含んだ５ｉＨａをベースガスとするＰ−ＣＶＤ法を、
雰囲気圧力が凡そ１００ Ｔｏｒｒ。
除去する。次に同図（ｅ）に示すように、このＴｉ膜２
２を−４めとして一方の放電電極とし、その上部に他方
の電極となるメソシュ状電極２４を、例えば電極間隔ｊ
ｌ！＝１ｍｍで対向させ、両者間に約５０■の直流電圧
を印加する。この状態において、ＰＨｆｆを凡そ０．５
％含んだ５ｉＨａをベースガスとするＰ−ＣＶＤ法を、
雰囲気圧力が凡そ１００ Ｔｏｒｒ。
基板温度が凡そ３００℃の条件の下で約３分間施す。
Ｐ−ＣＶＤ法は通常数Ｔｏｒｒの圧力の下で行われるが
、上述の如く圧力を増大することによってガス分子の平
均自由行程が短（なり、放電が電極付近のみに限られ、
分解、被着形成される膜も電極としたＴｉ膜２２上のみ
とすることができる。因みに、ＳｉＨ４ガス分子の平均
自由行程は、雰囲気圧力１００Ｔｏｒｒにおいて０．５
μｍ程度である。
、上述の如く圧力を増大することによってガス分子の平
均自由行程が短（なり、放電が電極付近のみに限られ、
分解、被着形成される膜も電極としたＴｉ膜２２上のみ
とすることができる。因みに、ＳｉＨ４ガス分子の平均
自由行程は、雰囲気圧力１００Ｔｏｒｒにおいて０．５
μｍ程度である。
このようにすることにより、同図（ｆ）に示すように、
Ｔｉ膜２２の表面にｎ″ａ−３ｉ膜２５が凡そ５０ｎｍ
の厚さにほぼ一様に成長する。
Ｔｉ膜２２の表面にｎ″ａ−３ｉ膜２５が凡そ５０ｎｍ
の厚さにほぼ一様に成長する。
このようにしてＴｉ膜２２とｎ”ａ−３ｉ膜２５との積
層体からなるソース電極Ｓ及びドレイン電極りが得られ
、しかも上層のｎ″ａ−３ｉ膜２５の表面形状は、下層
のＴｉ膜２２と同じく肩部がなたらかなテーパ状をなす
。
層体からなるソース電極Ｓ及びドレイン電極りが得られ
、しかも上層のｎ″ａ−３ｉ膜２５の表面形状は、下層
のＴｉ膜２２と同じく肩部がなたらかなテーパ状をなす
。
以上により、全体としてテーパ状をなしたソース、ドレ
イン電極が形成されるため、ソース３ ドレイン電極肩
部において電界集中の無いＴＰＴが実現できる。
イン電極が形成されるため、ソース３ ドレイン電極肩
部において電界集中の無いＴＰＴが実現できる。
この後の工程は通常の製造方法に従って進めてよく、第
１図に示すＴＰＴが得られる。
１図に示すＴＰＴが得られる。
本発明によれば、ソース、ドレイン電極の肩部をスロー
プ状にすることができるので、鋭いエツジ部が存在する
ことによる電界集中が無く、従って短絡欠陥の発生を防
止することができる。
プ状にすることができるので、鋭いエツジ部が存在する
ことによる電界集中が無く、従って短絡欠陥の発生を防
止することができる。
第１図は本発明の原理説明図、
第２図は本発明の詳細な説明図、
第３図は従来のスタガード型ＴＰＴの構造を示す図、
第４図は従来のソース及びドレイン電極の製造工程を示
す図である。 図において１１．２１は絶縁性基板（ガラス基板）、１
２−１．１２−２．２２は導電性膜（Ｔｉ膜） 、１３
−Ｌ １３−２．２５はドープ・アモルファス・シリコ
ン膜（ｎ”ａ−３ｉ膜）、Ｓはソース電極、Ｄはドレイ
ン電極を示す。 オ発呵＊理証明習 第１図 （Ｑ） 不発呵−弊跣例註萌図 従卦ＴＦＴ＋ｎ鱗θＩ国 第３図 ｒ疋渉４丁ＦＴの１呪、遺あｔ五審ハ月１刀第４図
す図である。 図において１１．２１は絶縁性基板（ガラス基板）、１
２−１．１２−２．２２は導電性膜（Ｔｉ膜） 、１３
−Ｌ １３−２．２５はドープ・アモルファス・シリコ
ン膜（ｎ”ａ−３ｉ膜）、Ｓはソース電極、Ｄはドレイ
ン電極を示す。 オ発呵＊理証明習 第１図 （Ｑ） 不発呵−弊跣例註萌図 従卦ＴＦＴ＋ｎ鱗θＩ国 第３図 ｒ疋渉４丁ＦＴの１呪、遺あｔ五審ハ月１刀第４図
Claims (1)
- 【特許請求の範囲】 絶縁性基板（１１）と、該絶縁性基板上に導電性膜（１
２−１、１２−２）とドープ・アモルファス・シリコン
膜（１３−１、１３−２）との積層体からなるソース電
極（Ｓ）及びドレイン電極（Ｄ）が所定のチャネル長を
隔てて形成されてなる薄膜トランジスタを製造するに際
し、 前記絶縁性基板（１１）上に、所望の導電性材料からな
り、肩部がテーパ状をなす導電性膜（１２）を形成した
後、所定の放電ガス雰囲気中において、該放電ガスの分
解種の平均自由行程が前記チャネル長より短くなる放電
ガス圧力の下で、前記導電性膜を放電の一方の電極とし
てプラズマ化学気相成長法を施すことにより、前記導電
性膜上に該導電性膜の表面形状に沿った表面形状を有す
るドープ・アモルファス・シリコン膜（１３−１、１３
−２）を形成する工程を含むことを特徴とする薄膜トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62011556A JPS63178561A (ja) | 1987-01-20 | 1987-01-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62011556A JPS63178561A (ja) | 1987-01-20 | 1987-01-20 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63178561A true JPS63178561A (ja) | 1988-07-22 |
Family
ID=11781217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62011556A Pending JPS63178561A (ja) | 1987-01-20 | 1987-01-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63178561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011035411A (ja) * | 2010-10-06 | 2011-02-17 | Sony Corp | 電界効果型トランジスタ |
-
1987
- 1987-01-20 JP JP62011556A patent/JPS63178561A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011035411A (ja) * | 2010-10-06 | 2011-02-17 | Sony Corp | 電界効果型トランジスタ |
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