JPS63180177A

JPS63180177A - フレ−ムバツフアメモリ

Info

Publication number: JPS63180177A
Application number: JP980787A
Authority: JP
Inventors: Jun Sato; 潤佐藤; Takashi Sone; 崇曽根; Akihiro Katsura; 晃洋桂; Shigeru Matsuo; 茂松尾
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-01-21
Filing date: 1987-01-21
Publication date: 1988-07-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、フレームバッファメモリさらにはそれにおけ
るデータのビットブロック転送に係り、例えば画像表示
システムにおけるウィンドの設定に適用して有効な技術
に関するものである。

〔従来技術〕

ビットマツプ方式の画像表示システムに含まれるフレー
ムバッファメモリに対しては１通常ＣＲＴディスプレイ
装置にその表示速度に応じた速度で表示データを送るこ
とが基本的性能として要求される。

そこで、１９８５年８月１２日に日経マグロウヒル社発
行の「日経エレクトロニクスＪＰ２１１乃至２３９に記
載されるようなデュアルポートＲＡＭ（ランダム・アク
セス・メモリ）が提案されている。斯るデュアルポート
ＲＡＭは、ダイナミックＲＡＭを主体とするもので、専
ら表示動作以外の描画動作などに利用されるランダムア
クセスポートを有すると共に、ディスプレイコントロー
ラのアドレス制御に基づいてメモリセルアレイからパラ
レルに読み出されたデータを一旦レジスタにラッチし、
それをアドレスカウンタの指示に基づいて所定のデータ
からメモリサイクルよりも速いサイクルのシリアルクロ
ック信号に同期させてシリアル出力可能に構成されてい
る。

〔発明が解決しようとする問題点〕

ところで、フレームバッファメモリにおいて、画像非表
示期間中などの描画動作に利用されるランダムアクセス
ポートのデータ入出力ビット数は、パッケージにおける
外部端子数との関係で制約され、例えば１０２４列×２
５６行のメモリセルアレイを有する場合には通常４ビッ
ト程度とされている。このため、描画動作のために外部
とのデータのビットブロック転送を高速に行うことがで
きず、例えば、ウィンドウの設定のような比較的簡単な
描画処理であってもその高速化を達成することができな
かった。

本発明の目的は、画像表示データに対する加工データの
合成処理を内部で高速に行うことができるフレームバッ
ファメモリを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ビットマツプ方式で画像表示用データを格納
可能な第１領域、及びその第１領域に格納されているデ
ータに合成するための加工データを格納可能な第２領域
を有するメモリセルアレイと、メモリセルアレイの第２
領域からパラレルに複数ビットで読み出されたデータを
所定ビット数シフトさせるシフタと、第１領域の目的エ
リアからパラレルに複数ビットで読み出されたデータと
上記シフタによってシフトされたデータとを合成処理す
るための論理演算を行って、その演算結果データを当該
目的エリアに書き込み可能な形式にする演算手段とを備
えるものである。

〔作　用〕

上記した手段によれば、メモリ・リード・サイクルにお
いて、メモリセルアレイの第２領域からパラレルに複数
ビットで加工用データを読み出して、そのデータをシフ
タで所定ビット数シフトさせる処理と、メモリ・リード
・モディファイ・ライト・サイクルにおいて、メモリセ
ルアレイにおける第１領域の目的エリアから被加工用デ
ータをパラレルに複数ビットで読み出すと共に、斯る被
加工用データと上記シフトされた加工用データとを演算
手段で合成処理して、その演算結果データを当該目的エ
リアに書き込む処理とによって、画像表示データに対す
る加工データの合成処理を内部におけるビットブロック
転送を介して高速に達成するものである。

〔実　施　例〕

第１図は本発明に係るフレームバッファメモリの１実施
例を示すブロック図である。

同図において、ＤＰＭは、フレームバッファメモリとし
てのデュアルポートメモリであり、図示しない複数のダ
イナミック型メモリセルがマトリクス配置されて成るメ
モリセルアレイＭＣＡを有する。メモリセルアレイＭＣ
Ａに含まれる図示しないメモリセルの選択端子が行毎に
結合される図示しないワード線は、行デコーダ回路ＲＤ
ＥＣから出力される選択信号によって駆動されるように
なっている。また、図示しないメモリセルのデータ入出
力端子が列毎に結合される図示しないデータ線は１図示
しないセンスアンプ及びプリチャージ回路に結合される
と共に、一方において列デコーダ回路ＣＤＥＣの出力に
よってスイッチ制御されるカラムスイッチ回路Ｃ８Ｗを
介して、描画動作などに利用されるランダムアクセス用
のデータ入出力回路ＩＯに結合される。このデータ入出
力回路ＩＯは、通常のダイナミックＲＡＭのリード・ラ
イト動作に呼応するようなランダムアクセスサイクルに
おいてデータの入出力可能な状態にされる。上記行デコ
ーダ回路ＲＤＥＣ及び列デコーダ回路ＣＤＥＣには、ア
ドレスマルチプレクス方式によって行アドレス信号Ａｒ
及び列アドレス信号Ａｃが供給されるが、斯るアドレス
信号は、アドレスマルチプレクサ及びアドレスバッファ
回路ＡＭＰＸ−ＡＢＵＦＦを介して、図示しないディス
プレイコントローラなどから供給される。尚、上記デー
タ入出力回路ＩＯは、図示しないディスプレイコントロ
ーラやシステム全体の制御を司る図示しないマイクロプ
ロセッサのデータ入出力端子などに結合されているデー
タバスに接続されることになる。

図示しないディスプレイコントローラが、デュアルポー
トメモリＤＰＭにランダムアクセスサイクルを指示する
と、当該ディスプレイコントローラから時分割で出力さ
れるアドレス信号が、上記行デコーダ回路ＲＤＥＣ及び
列デコーダ回路ＣＤＥＣに供給され、それによって、ア
ドレシングされるメモリセルは、ディスプレイコントロ
ーラによる描画動作や外部データ転送のための書き込み
又は読み出し動作に供される。

上記カラムスイッチ回路Ｃ８Ｗとは反対側に位置する図
示しない各データ線の他端部には、メモリセルアレイＭ
ＣＡから１行分づつ読み出されるデータを図示しないＣ
ＲＴディスプレイ装置にシリアル出力するためのシリア
ル出力部ＳＯＢと、メモリセルアレイＭＣＡから１行分
づつ読み出されるデータに対して内部で所定のデータ合
成処理を行う内部データ処理部ＤＴＢとが接続されてい
る。

先ず、上記シリアル出力部ＳＯＢについて説明する。

上記図示しない各データ線は、カラムスイッチ回路Ｃ８
Ｗの反対側において、それに読み出されて増幅されたデ
ータをラッチするデータレジスタＤＲの入力端子に結合
される。このデータレジスタＤＲは、内部データ転送サ
イクルにおいて、上記メモリセルアレイＭＣＡから読み
出される１行分のデータをラッチするもので、上記行デ
コーダ回路ＲＤＥＣの出力によって駆動される所定の１
本のワード線に結合される全てのメモリセルから読み出
されるデータをパラレルにラッチする。上記データレジ
スタＤＲのデータ出力端子に結合されるデータセレクタ
ＤＳは、そのデータレジスタＤＲにパラレルにラッチさ
れたデータを、その並びに従って選択的に所定のものか
ら順次シリアルに出力するものである。斯るシリアルデ
ータの出力制御は、アドレスカウンタＡＣの出力に基づ
いて行われる。即ち、アドレスカウンタＡＣは、内部デ
ータ転送サイクル（メモリセルアレイＭＣＡの所定１行
のデータをデータレジスタＤＲに転送するサイクル）に
おいて列アドレス信号Ａｃをプリセットデータとして取
り込み、上記データレジスタＤＲにラッチされたデータ
を、このプリセットデータに呼応する列アドレスの位置
に応じたデータから、順次シリアルクロック信号ＳＣに
同期させてシリアル出力させる。即ち、アドレスカウン
タＡＣにおいて、プリセットデータとしての列アドレス
信号ＡｃがデータレジスタＤＲの頭出し番地を指定する
ことになる。

このようにしてデータセレクタＤＳからシリアルに出力
されるデータは、図示しないＣＲＴディスプレイ装置の
ビデオ信号とされる。

次に上記内部データ処理部ＤＴＢについて説明する。

先ず、本実施例のデュアルポートメモリＤＰＭに含まれ
る上記メモリセルアレイＭＣＡは、１フレ一ム分の画像
表示データを格納するために必要な記憶容量に対して余
裕を持った記憶容量を備え。

第２図に示すように、ビットマツプ方式で画像表示用デ
ータを格納可能な第１領域（以下単に表示領域とも記す
）Ｅｌ、及び第１領域Ｅ１に格納されているデータを加
工するためのデータを格納可能な第２領域（第２図にお
いて斜線領域として示す）Ｅ２を有する。斯る第２領域
Ｅ２には、特に制限されないが、表示データを形成るた
めの基礎データとして用いることができる加工データを
格納可能なベース画面領域ＥＢ、表示領域Ｅ１につイン
トウを設定するための枠に応じたウィンドウ設定データ
を夫々格納可能な第１ウインドウ領域ＥＷＩ乃至第３ウ
インドウ領域ＥＷ３、及び、画像表示データとウィンド
ウ設定データの合成処理に際してウィンドウ以外のビッ
トをマスキングするためのマスクデータとなるデータを
格納可能なマスク領域ＥＷＭが形成されている。

内部データ処理部ＤＴＢは、図示しない各データ線から
読み出される所定１行分のデータを所定ビット数だけシ
フトさせるバレルシフタＢＳを有し、そのバレルシフタ
ＢＳの出力端子は、メモリセルアレイＭＣＡの１行部に
相当するビット数のデータを格納可能なアレイレジスタ
ＡＲ及びマスクレジスタＭＲの入力端子に結合されてい
る。アレイレジスタＡＲには、バレルシフタＢＳによっ
て所定のウィンドウ設定ビットまで行方向にシフトされ
たウィンドウ設定データが含まれる所定１行分の加工デ
ータを格納するものであり、また。

マスクレジスタＭＲは、アレイレジスタＡＲに格納され
た加工データの内で画像表示データに対する合成処理か
ら除外すべき不要なデータ（本実施例に従えばウィンド
ウ設定領域外部に位置するデータ）をマスキングするた
めにシフトさせたマスキングデータを格納するものであ
る。

上記アレイレジスタＡＲ及びマスクレジスタＭＲのデー
タ出力端子と、図示しない各データ線とは、論理演算回
路ＬＵの入力端子に結合されている。論理演算回路ＬＵ
は、データ線を介して供給される画像表示データを含む
１行分の被加工データとアレイレジスタＡＲから供給さ
れる加工データを合成処理するが、そのとき、マスクレ
ジスタＭＲから供給されるマスクデータによってマスキ
ングされているビットに呼応する被加工データに対して
は、加工データの重ね合せを実行しない。

論理演算回路ＬＵの出力端子はディスティネーションラ
ッチ回路ＤＬを介して図示しない各データ線に結合され
、論理演算回路ＬＵで合成処理されたデータを、当該被
加工データが読み出された所定行に書き込みすることが
できるようになっている。

上記バレルシフタＢＳに対するシフト量の制御は、外部
の図示しないディスプレイコントローラなどから支持を
受けるシフトコントローラ５Ｃ０ＮＴが行い、また、論
理演算回路ＬＵにおける演算制御は、外部の図示しない
ディスプレイコントローラなどから支持を受ける演算コ
ントローラＬＣＯＮＴが行う。

第１図においてＴＧは、デュアルポートメモリＤＰＭを
制御する各種内部制御信号を形成するタイミングジェネ
レータであり、外部からラス（ロウ・アドレス・ストロ
ラブ）信号ＲＡＳ、キャス（カラム・アドレス・ストロ
ラブ）信号ＣＡＳ。

ライトイネーブル信号ＷＥ、上記シリアル出力部ＳＯＢ
におけるシリアル出力用内部データトランスファ制御信
号ＤＴ１．及び、上記内部データ処理部ＤＴＢにおける
データ処理用内部データトランスファ制御信号ＤＴ２が
、外部制御信号として供給される。

タイミングジェネレータＴＧは、ラス信号ＲＡＳのロウ
レベルへの変化を検出すると、上記図示しないプリチャ
ージ回路及びセンスアンプなどを活性化すると共に、そ
のロウレベルへの変化に同期して行アドレス信号Ａｒを
アドレスマルチプレクサ及びアドレスバッファ回路ＡＭ
ＰＸ−ＡＢＵＦＦを介して行デコーダ回路ＲＤＥＣに取
り込む。

それに引き続いて、キャ入信号ＣＡＳがロウレベルにさ
れると、そのロウレベルへの変化に同期して列アドレス
信号Ａｃがアドレスマルチプレクサ及びアドレスバッフ
ァ回路ＡＭＰＸ−ＡＢＵＦＦを介して列デコーダ回路Ｒ
ＤＥＣ及びアドレスカウンタＡＣに供給される。

上記ラス信号ＲＡＳがロウレベルに変化されるときに、
上記データトランスファ制御信号ＤＴＩ及びＤＴ２がハ
イレベルにされていると、デュアルポートメモリＤＰＭ
にはランダムアクセスサイクルが指示される。即ち、ラ
ス信号ＲＡＳがロウ御信号ＤＴＩ及びＤＴ２がハイレベ
ルであることがタイミングジェネレータＴＧによって検
出されると、そのタイミングジェネレータＴＧがデータ
入出力回路ＩＯをデータの入出力可能な状態にする。こ
のとき、データレジスタＤＲ、バレルシフタＢＳ、及び
論理演算回路ＬＵは夫々ディスイネーブル状態にされる
。したがって、ランダムアクセスサイクルにおいて、デ
ュアルポートメモリＤＰＭは、データ入出力可能な状態
にされるデータ入出力回路ＩＯを介することにより、上
記ライトイネーブル信号ＷＥによって指示される書き込
み又は読み出し動作が行われる。

一方、ラス信号ＲＡＳがロウレベルに変化されるときに
、上記データトランスファ制御信号ＤＴ１がロウレベル
にされ、且つデータトランスファ制御信号ＤＴ２がハイ
レベルにされていると、デュアルポートメモリＤＰＭに
は、シリアル出力用内部データ転送サイクルが指示され
る。即ち、ラス信号ＲＡＳがロウレベルに変化されると
きにデータトランスファ制御信号ＤＴＩがロウレベルで
あることがタイミングジェネレータＴＧによって検出さ
れると、上記データ入出力回路■０及び内部データ処理
部ＤＴＢをディスイネーブル状態に制御する。更に、上
記データトランスファ制御信号ＤＴＩがハイレベルから
ロウレベルに変化されるタイミングに同期してデータレ
ジスタＤＲをデータの入力ラッチ可能な状態にする。こ
のとき、行アドレス信号Ａｒに基づいて１本のワード線
が既に選択されているので、それに結合されている全て
のメモリセルから図示しないデータ線に読みだされた１
行分のデータは、そのデータトランスファ制御信号ＤＴ
１がロウレベルに変化されるタイミングに同期して斯る
データレジスタＤＲに内部転送される。内部転送された
データは、当該内部データ転送サイクルにおけるキャス
信号ＣＡＳのロウレベルへの変化に呼応して上記アドレ
スカウンタＡＣにプリセットされている列アドレス信号
Ａｃに対応する列番地のものから順次シリアルクロック
信号ＳＣに同期してシリアル出力されて。

図示しないＣＲＴディスプレイ装置における画像表示に
供される。

また、ラス信号ＲＡＳがロウレベルに変化されるときに
、上記データトランスファ制御信号ＤＴ１がハイレベル
にされ、且つデータトランスファ制御信号ＤＴ２がロウ
レベルにされていると、デュアルポートメモリＤＰＭに
は、内部データ処理部ＤＴＢにおけるデータ処理用内部
データ転送サイクルが指示される。即ち、ラス信号ＲＡ
Ｓがロウレベルに変化されるときにデータトランスファ
制御信号ＤＴ２がロウレベルであることがタイミングジ
ェネレータＴＧによって検出されると、上記データ入出
力回路工０及びシリアル出力部Ｓ。

Ｂをディスイネーブル状態に制御すると共に、内部デー
タ処理部ＤＴＢをイネーブル状態に制御して、表示領域
Ｅ１における画像表示データにウィンドウの設定を行う
。

斯るウィンドウの設定処理は、メモリセルアレイＭＣＡ
における被加工データ（ウィンドウが設定されるべき画
像表示データ）の１行分のデータに対して、メモリ・リ
ード・サイクル、及びメモリ・リード・モドイファイ・
ライト・サイクルを実行することによって達成される。

例えば、第１ウインドウ領域ＥＷＩに含まれるウィンド
ウ設定データを用いて表示領域Ｅ１にウィンドウを設定
する場合、最初のメモリ・リード・サイクルにおいては
、第１ウインドウ領域ＥＷＩを含む所定１行のデータを
加工データとしてメモリセルアレイＭＣＡから読み出す
。読み出されたデータは、シフトコントローラ５ＣＯＮ
Ｔの制御を受けるバレルシフタＢＳによって、所定のウ
ィンドウ設定ビットまで行方向にシフトされて、アレイ
レジスタＡＲに格納される。

次のメモリ・リード・サイクルにおいては、マスク領域
ＥＷＭからマスクデータを読み出する。

読み出されたマスクデータは、上記のようにしてアレイ
レジスタＡＲに格納された加工データの内で画像表示デ
ータに対する合成処理から除外すべき不要なデータ（本
実施例に従えば、ウィンドウ設定ビット以外のデータ）
をマスキングするために必要なビット数だけ、上記シフ
トコントローラ５ＣＯＮＴの制御を受けるバレルシフタ
ＢＳによって１行方向にシフトさせてマスクレジスタＭ
Ｒに格納する。尚、所定のウィンドウ設定処理において
、マスクデータを共通使用することができるウィンドウ
設定サイクルにおいては、共通使用可能なマスクデータ
が一旦マスクレジスタＭＲに格納された後は、それ以降
の所定処理において、当該マスクデータ設定のためのメ
モリ・リード・サイクルを省略することができる。

次のメモリ・リード・モドイファイ・ライト・サイクル
においては、メモリセルアレイＭＣＡにおける表示領域
Ｅ１からウィンドウが設定されるべき画像表示データの
内の１行分のデータを被加工データとしてパラレルに読
み出す。読み出された被加工データは論理演算回路ＬＵ
に供給されると共に、そのとき、論理演算回路ＬＵには
、上記アレイレジスタＡＲに格納されている加工データ
と、マスクレジスタＭＲに格納されているマスクデータ
とが供給される。論理演算回路ＬＵは１画像表示データ
を含む１行分の被加工データのうち、マスクレジスタＭ
Ｒから供給されるマスクデータによってマスキングされ
るべきビットを除いて、その被加工データに加工データ
を合成処理して、被加工データの所定ビットをウィンド
ウ設定データに変換する。斯る演算結果データはディス
ティネーションラッチ回路ＤＬに格納される。当該メモ
リサイクルにおいて、メモリセルアレイＭＣＡからの読
み出しデータが確定された後にライトイネーブル信号Ｗ
Ｅがロウレベル（データ読み出し指示レベル）からはハ
イレベル（データ書き込み指示レベル）に反転されるこ
とによって、当該被加工データが読み出されたメモリセ
ルアレイＭＣＡにおける所定行のデータは、ディスティ
ネーションラッチ回路ＤＬに格納されている演算結果デ
ータによって書き換えられる。これによって実質的に書
き換えられる当該所定行のデータは、上記マスクデータ
の作用によって、表示領域Ｅ１におけるウィンドウ設定
ビットだけとされている。したがって、画像表示データ
に対するウィンドウの設定処理は、メモリ・リード・サ
イクル及びメモリ・リード・モディファイ・ライト・サ
イクルを必要な回数だけ繰り返すことによって、メモリ
セルアレイＭＣＡにおける１行分づつのデータが内部で
ビットブロック転送されて高速に達成される。

上記実施例によれば以下の作用効果を得るものである。

（１）画像表示データをメモリの外部に出力せずに内部
データ処理部ＤＴＢの作用によってメモリセルアレイＭ
ＣＡにおける１行分づつのデータを内部でビットブロッ
ク転送してウィンドウを設定することができるから、ウ
ィンドウの設定効率を著しく向上させることができる。

（２）上記作用効果より、外部のマイクロプロセッサや
ディスプレイコントローラのソフトフェアによってウィ
ンドウの設定を行う必要がないから、それらに対する負
担を軽減させることができる。

（３）上記作用効果より、グラフィックシステムや画像
処理システムにおける作業効率の向上に寄与することが
できる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。

例えば、上記実施例では、ウィンドウの設定処理を１例
として説明したが、それに限定されるものではなく、ウ
ィンドウクリッピングやデータのコピーなどその他の処
理に適用することもできる。

また、上記実施例では、メモリセルアレイＭＣＡにマス
ク領域を持つ場合について説明したが、マスクコントロ
ーラの制御だけでマスクデータを生成するようにしても
よい。また、バレルシフタは、例えば、１０２４ビツト
のビット長のメモリセルアレイに対しては、第１段目を
１２８ビット単位でシフトさせ、第２段目を１６ビツト
単位でシフトさせ、第３段目を１ビット単位でシフトさ
せるような多段構成としてもよく、それによって、シフ
トのための制御信号を３２本とすることができる。

以上の説明では本発明を主としてその背景となった利用
分野であるデュアルポートメモリに適用した場合につい
て説明したが、本発明はそれに限定されるものではなく
、シングルポートメモリなど種々のグラフィック用或い
は画像処理用の半導体記憶装置に適用することができる
。本発明は、少なくともビットマツプ方式で画像表示用
データを格納可能な領域以上の記憶容量を有する条件の
ものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、ビットマツプ方式で画像表示用データを格納
可能な第１領域、及びその第１領域に格納されているデ
ータに合成するための加工データを格納可能な第２領域
を有するメモリセルアレイの第２領域からパラレルに複
数ビットで読み出されたデータを所定ビット数シフトさ
せるシフタと、第１領域の目的エリアからパラレルに複
数ビットで読み出されたデータと上記シフタによってシ
フトされたデータとを合成処理するための論理演算を行
って、その演算結果データを当該目的エリアに書き込み
可能な形式にする演算手段とを備え、メモリ・リード・
サイクルにおいて、メモリセルアレイの第２領域からパ
ラレルに複数ビットで加工用データを読み出して、その
データをシフタで所定ビット数シフトさせる処理と、メ
モリ・リード・モディファイ・ライト・サイクルにおい
て、メモリセルアレイにおける第１領域の目的エリアか
ら被加工用データをパラレルに複数ビットで読み出すと
共に、斯る被加工用データと上記シフトされた加工用デ
ータとを演算手段で合成処理して。

その演算結果データを当該目的エリアに書き込む処理と
によって、画像表示データに対する加工データの合成処
理を内部におけるビットブロック転送を介して高速に達
成することができる。

【図面の簡単な説明】

第１図は本発明に係るフレームバッファメモリの１実施
例を示すブロック図。第２図はメモリマツプの１例を示す説明図である。ＤＰＭ・・・デュアルポートメモリ、ＭＣＡ・・・メモ
リセルアレイ、Ｅｌ・・・表示領域（第１領域）、Ｅ２
・・・第２領域、ＥＷＩ乃至ＥＷ３・・・ウィンドウ領
域、ＥＷＭ・・・マスク領域、ＲＤＥＣ・・・行デコー
ダ回路、ＣＤＥＣ・・・列デコーダ回路、ＳＯＢ・・・
シリアル出力部、ＤＲ・・・データレジスタ、ＤＳ・・
・データセレクタ、ＡＣ・・・アドレスカウンタ、ＤＴ
Ｂ・・・内部データ処理部、ＢＳ・・・バレルシフタ、
ＡＲ・・・アレイレジスタ、ＭＲ・・・マスクレジスタ
、ＬＵ・・・論理演算回路、ＤＬ・・・ディスティネー
ションラッチ回路、ＴＧ・・・タイミングジェネレータ
、ＤＴＩ・・・シリアル出力用内部データトランスファ
制御信号、ＤＴ２・・・データ処理用内部データトラン
スファ制御信号。第　　２　　図

Claims

【特許請求の範囲】１、ビットマップ方式で画像表示用データを格納可能な
第１領域、及び第１領域に格納されているデータに合成
するための加工データを格納可能な第２領域を有するメ
モリセルアレイと、メモリセルアレイの第２領域からパ
ラレルに複数ビットで読み出されたデータを所定ビット
数シフトさせるシフタと、第１領域の目的エリアからパ
ラレルに複数ビットで読み出されたデータと上記シフタ
によってシフトされたデータとを合成加工処理するため
の論理演算を行って、その演算結果データを当該目的エ
リアに書き込み可能な形式にする演算手段とを備えるこ
とを特徴とするフレームバッファメモリ。２、上記メモリセルアレイは、それにおける１行分のデ
ータをパラレルに入出力可能とされて成るものであるこ
とを特徴とする特許請求の範囲第１項記載のフレームバ
ッファメモリ。３、上記メモリセルアレイは、その第２領域に、加工デ
ータをマスキングするためのマスクデータ格納領域を有
するものであることを特徴とする特許請求の範囲第１項
記載のフレームバッファメモリ。