JPS6334795A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6334795A JPS6334795A JP61179756A JP17975686A JPS6334795A JP S6334795 A JPS6334795 A JP S6334795A JP 61179756 A JP61179756 A JP 61179756A JP 17975686 A JP17975686 A JP 17975686A JP S6334795 A JPS6334795 A JP S6334795A
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- Japan
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- storage device
- address
- information
- memory device
- time
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置に関し、特にその時分割方式
の改良に関するものである。
の改良に関するものである。
第６図は従来の半導体記憶装置の一例で、６４にダイナ
ミックＲＡＭの入力信号例を示すものであり、図におい
て１ｂは半導体記憶装置である６４にダイナミックＲＡ
Ｍ、２ｂは６４にダイナミックＲＡＭ１ｂに接続されて
いるアドレスバス線で、Ａ ｏ ”−Ａ ｔの８本で構
成されている。３ｂはクロック信号で、ＲＡＳ、ＣＡＳ
、Ｒ／Ｗの３本から構成されている。
ミックＲＡＭの入力信号例を示すものであり、図におい
て１ｂは半導体記憶装置である６４にダイナミックＲＡ
Ｍ、２ｂは６４にダイナミックＲＡＭ１ｂに接続されて
いるアドレスバス線で、Ａ ｏ ”−Ａ ｔの８本で構
成されている。３ｂはクロック信号で、ＲＡＳ、ＣＡＳ
、Ｒ／Ｗの３本から構成されている。
第７図は第６図の装置の動作タイミングを示し、第８図
は第６図の装置の動作モードをまとめたものである。
は第６図の装置の動作モードをまとめたものである。
また第９図は、従来の半導体記憶装置の他の一例で、６
４ＫＸ４ビデオＲＡＭの入力信号例を示すものであり、
図においてｌｃは半導体記憶装置である６４ＫＸ４ビデ
オＲＡＭ、２ｃは６４ＫＸ４ビデ、ｔＲＡＭｌｃに接続
されているアドレスバス線で、第６図の従来例と同様に
Ａ０〜Ａ？の８本で構成されている。３ｃはクロック信
号で、ＲＡＳ、ＣＡＳ、ＤＴｌｏＥ、ＷＢ／ＷＥの４木
から構成されている。
４ＫＸ４ビデオＲＡＭの入力信号例を示すものであり、
図においてｌｃは半導体記憶装置である６４ＫＸ４ビデ
オＲＡＭ、２ｃは６４ＫＸ４ビデ、ｔＲＡＭｌｃに接続
されているアドレスバス線で、第６図の従来例と同様に
Ａ０〜Ａ？の８本で構成されている。３ｃはクロック信
号で、ＲＡＳ、ＣＡＳ、ＤＴｌｏＥ、ＷＢ／ＷＥの４木
から構成されている。
第１０図は第９図の装置の動作タイミングを示し、第１
１図は第９図の装置の動作モードをまとめたものである
。
１図は第９図の装置の動作モードをまとめたものである
。
次に第６図の装置の動作について第７図にもとづいて説
明する。なお、第６図に示した６４にダイナミックＲＡ
Ｍは６５５３６−２”個の記憶素子を含んでおり、その
中の任意の記憶素子の情報を読み出したり書きかえたり
できる装置である。
明する。なお、第６図に示した６４にダイナミックＲＡ
Ｍは６５５３６−２”個の記憶素子を含んでおり、その
中の任意の記憶素子の情報を読み出したり書きかえたり
できる装置である。
第７図において、まず、上位８ビツトのアドレス情ｆｇ
（行アドレス）が、アドレスバス線２ｂに出力され、時
刻ｔ０においてクロック信号３ｂの中のＲＡＳ信号の立
ち下がりによって記憶装置１ｂにとりこまれる。次に下
位８ビツトのアドレス情頓（列アドレス）がアドレスバ
ス線２ｂに出力され、時刻ｔ１においてＣＡＳ信号の立
ち下がりによって記ｔ９装ｆｉｂにとりこまれる。この
ように、アドレスバス線２ｂにはアドレス情報が時分割
して出力されている。また、時刻ｔ１からＣＡＳ信号の
立ち上がり時刻ｔ２までの間、Ｒ／Ｗ信号がＨ４ｇｈの
状態ならば読み出し、Ｌｏｗの状態ならば書き込みの動
作モードが指定できる。この様子は第８図にまとめて示
している。なお、実際には時刻り、からｔ８の間にＲ／
Ｗ信号の状態を固定する必要はないが、これは本発明に
直接間わることではないので、説明を簡単にしたもので
ある。
（行アドレス）が、アドレスバス線２ｂに出力され、時
刻ｔ０においてクロック信号３ｂの中のＲＡＳ信号の立
ち下がりによって記憶装置１ｂにとりこまれる。次に下
位８ビツトのアドレス情頓（列アドレス）がアドレスバ
ス線２ｂに出力され、時刻ｔ１においてＣＡＳ信号の立
ち下がりによって記ｔ９装ｆｉｂにとりこまれる。この
ように、アドレスバス線２ｂにはアドレス情報が時分割
して出力されている。また、時刻ｔ１からＣＡＳ信号の
立ち上がり時刻ｔ２までの間、Ｒ／Ｗ信号がＨ４ｇｈの
状態ならば読み出し、Ｌｏｗの状態ならば書き込みの動
作モードが指定できる。この様子は第８図にまとめて示
している。なお、実際には時刻り、からｔ８の間にＲ／
Ｗ信号の状態を固定する必要はないが、これは本発明に
直接間わることではないので、説明を簡単にしたもので
ある。
次に第９図の装置の動作について、第１０図を用いて説
明する。なお、第９図に示したビデオＲＡＭはランダム
アクセスメモリ （以下ＲＡＭと略記）に加えて直列に
順次アクセスできるメモリ （シリアル アクセスメモ
リ：ＳＡＭと略記）を備えたものであり、通常の読み出
し、書き込み機能のほかに書き込みデータをマスクする
ライトパービット機能や、ＲＡＭ内の一群の記憶素子と
ＳＡＭとの間で情報の転送を可能にした装置である。
明する。なお、第９図に示したビデオＲＡＭはランダム
アクセスメモリ （以下ＲＡＭと略記）に加えて直列に
順次アクセスできるメモリ （シリアル アクセスメモ
リ：ＳＡＭと略記）を備えたものであり、通常の読み出
し、書き込み機能のほかに書き込みデータをマスクする
ライトパービット機能や、ＲＡＭ内の一群の記憶素子と
ＳＡＭとの間で情報の転送を可能にした装置である。
第１０図において、時刻ｔ３のＲＡＳ信号の立ち下がり
によって行アドレスが、時刻ｔ４のＶτ丁倍信号立ち下
がりによって列アドレスが記憶装″ｆｌｃにとりこまれ
る。また、時刻ｔ３において、ＤＴｌｏＥ、ＷＢ／ＷＥ
をともにＬｏｗにすることにより、ＳＡＭからＲＡＭへ
の情報転送が指定できるなど、多用な動作モードの設定
が可能であり、この様子は第１１図にまとめて示してい
る。
によって行アドレスが、時刻ｔ４のＶτ丁倍信号立ち下
がりによって列アドレスが記憶装″ｆｌｃにとりこまれ
る。また、時刻ｔ３において、ＤＴｌｏＥ、ＷＢ／ＷＥ
をともにＬｏｗにすることにより、ＳＡＭからＲＡＭへ
の情報転送が指定できるなど、多用な動作モードの設定
が可能であり、この様子は第１１図にまとめて示してい
る。
なお、時刻ｔ、はＣＡＳの立ち上がり時刻であるが、実
際には時刻ｔ４からｔ、の間ＤＴ１０Ｅ。
際には時刻ｔ４からｔ、の間ＤＴ１０Ｅ。
ＷＢ／ＷＥ信号を固定しておく必要はないが、本発明に
直接間わることはないので説明を簡単にしたものである
。
直接間わることはないので説明を簡単にしたものである
。
従来の半導体記憶装置は以上のように構成されているの
で、多用な動作モードを実効させるためには多数のクロ
ック信号が必要になり、記憶装置の入力ピン数が増え、
装置が大型化する、またはクロック信号には複雑なタイ
ミング制御が必要になり、周辺装置が複雑かつ大型化す
るなどの問題点があった。
で、多用な動作モードを実効させるためには多数のクロ
ック信号が必要になり、記憶装置の入力ピン数が増え、
装置が大型化する、またはクロック信号には複雑なタイ
ミング制御が必要になり、周辺装置が複雑かつ大型化す
るなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、少数のクロック信号で多種類のモードを指定
できるとともに、複雑なタイミング制御を必要とせず、
本体、周辺装置ともに小型化できる半導体記憶装置を得
ることを目的とする。
たもので、少数のクロック信号で多種類のモードを指定
できるとともに、複雑なタイミング制御を必要とせず、
本体、周辺装置ともに小型化できる半導体記憶装置を得
ることを目的とする。
この発明に係る半導体記憶装置は、記憶装置に接続され
るアドレスバスにアドレス情報と時分割して記憶装置の
動作モード情報及びデータ入力。
るアドレスバスにアドレス情報と時分割して記憶装置の
動作モード情報及びデータ入力。
データ出力をのせるようにしたものである。
この発明の半導体記憶装置では、アドレスバスにアドレ
ス情報と時分割して動作モード情報及びデータ入力、デ
ータ出力をのせるようにしたので、複雑なタイミング信
号により動作モードを決定する必要がなくなり、装置を
簡素化できる。
ス情報と時分割して動作モード情報及びデータ入力、デ
ータ出力をのせるようにしたので、複雑なタイミング信
号により動作モードを決定する必要がなくなり、装置を
簡素化できる。
以下、この発明の一実施例を図について説明する。第１
図において、１ａは記憶装置、２ａはＮ本から構成され
るアドレスバス線、３ａはタイミングクロック信号をあ
られすもので、図にはＣＬ装置、ＣＬＫ２の２本の場合
を例として示した。
図において、１ａは記憶装置、２ａはＮ本から構成され
るアドレスバス線、３ａはタイミングクロック信号をあ
られすもので、図にはＣＬ装置、ＣＬＫ２の２本の場合
を例として示した。
第２図は第１図の装置の動作タイミングを示す図である
。
。
次に動作について説明する。第２図において、Ａ０〜Ａ
Ｎ−１のアドレスバス線は動作モード情報。
Ｎ−１のアドレスバス線は動作モード情報。
行アドレス情報２列アドレス情報を順次出力し、ＣＬ装
置の立ち下がりエツジで動作モード情報が、ＣＬＫ２の
立ち下がりエツジで行アドレス情ｔＫが、ＣＬＫＩの立
ち上がりエツジで列アドレス情報が、それぞれトリガさ
れて記憶装置に与えられる。記憶装置はモード情報によ
り２Ｎ通りの異なった動作をすることができる。
置の立ち下がりエツジで動作モード情報が、ＣＬＫ２の
立ち下がりエツジで行アドレス情ｔＫが、ＣＬＫＩの立
ち上がりエツジで列アドレス情報が、それぞれトリガさ
れて記憶装置に与えられる。記憶装置はモード情報によ
り２Ｎ通りの異なった動作をすることができる。
なお、上記実施例では動作モード、行アドレス。
列アドレスの順に入力されるものとしたが、この順番を
変えたり、動作モード情報、アドレス情報の時分割方法
を変えたり、ＣＬ装置、ＣＬＫ２によるトリガ方法を変
えたりしてもよいことは言うまでもない。
変えたり、動作モード情報、アドレス情報の時分割方法
を変えたり、ＣＬ装置、ＣＬＫ２によるトリガ方法を変
えたりしてもよいことは言うまでもない。
第３図は、変形例として、１種類のアドレス情報と２種
類のモード情報が与えられ、それぞれＣＬＫＩの立ち下
がりエツジ、ＣＬＫＩの立ち上がりエツジ、ＣＬＫ２の
立ち上がりエツジでトリガされる場合を示す。この例の
場合には２２Ｎ通りのモード設定が可能となる。
類のモード情報が与えられ、それぞれＣＬＫＩの立ち下
がりエツジ、ＣＬＫＩの立ち上がりエツジ、ＣＬＫ２の
立ち上がりエツジでトリガされる場合を示す。この例の
場合には２２Ｎ通りのモード設定が可能となる。
また、ＣＬＫＩ、ＣＬＫ２の立ち上がり、立ち下がりタ
イミングの組み合わせ、及び３種類以上のクロック信号
を用いるなどの方法により、さらに多様な分割が可能で
ある。第４図（ａ）にタイミングの組み合わせを変えた
場合、第４図（ｂ）に３種類のクロックを用いた場合を
例示する。
イミングの組み合わせ、及び３種類以上のクロック信号
を用いるなどの方法により、さらに多様な分割が可能で
ある。第４図（ａ）にタイミングの組み合わせを変えた
場合、第４図（ｂ）に３種類のクロックを用いた場合を
例示する。
また、データ入力、データ出力を時分割することも可能
である。この例を第５図に示す。
である。この例を第５図に示す。
以上のように、この発明によれば、半導体記憶装置に接
続されるアドレスバスに該記憶装置の動作モード情報を
アドレス情報と時分割して与えるようにしたので、記憶
装置の入力ビン数を削減できる、記憶装置を小型化でき
る、複雑なタイミング信号を必要とせず、周辺装置を簡
素に、かつ小型化できる、などの効果が得られる。
続されるアドレスバスに該記憶装置の動作モード情報を
アドレス情報と時分割して与えるようにしたので、記憶
装置の入力ビン数を削減できる、記憶装置を小型化でき
る、複雑なタイミング信号を必要とせず、周辺装置を簡
素に、かつ小型化できる、などの効果が得られる。
第１図はこの発明の一実施例による半導体記憶装置を示
すブロック図、第２図は第１図の装置の動作タイミング
を示す説明図、第３図ないし第５図はこの発明の他の実
施例による動作タイミングを示す図、第６図は従来の半
導体記憶装置を示すブロック図、第７図は第６図の装置
の動作タイミングを示す図、第８図は第６図の装置の動
作モードをまとめた図、第９図は他の従来例の半４体記
億装置を示すブロック図、第１０図は第９図の装置の動
作タイミングを示す図、第１１図は第９図の装置の動作
モードをまとめた図である。 １ａは記憶装置、２ａはアドレスバス線、３ａはタイミ
ングクロック信号。
すブロック図、第２図は第１図の装置の動作タイミング
を示す説明図、第３図ないし第５図はこの発明の他の実
施例による動作タイミングを示す図、第６図は従来の半
導体記憶装置を示すブロック図、第７図は第６図の装置
の動作タイミングを示す図、第８図は第６図の装置の動
作モードをまとめた図、第９図は他の従来例の半４体記
億装置を示すブロック図、第１０図は第９図の装置の動
作タイミングを示す図、第１１図は第９図の装置の動作
モードをまとめた図である。 １ａは記憶装置、２ａはアドレスバス線、３ａはタイミ
ングクロック信号。
Claims (6)
- （１）複数のアドレス線と単数または複数のタイミング
信号線が接続されている半導体記憶装置において、 ２分割以上に時分割されたまたはされていない記憶素子
のアドレスに関する情報と、２分割以上に時分割された
またはされていない前記記憶装置の動作モードに関する
指示とを時分割して前記アドレス線より与えるようにし
たことを特徴とする半導体記憶装置 - （２）前記記憶装置の動作モードに関する指示やデータ
入力を前記記憶装置がとりこむタイミング、及び前記記
憶装置がデータを出力するタイミングを前記タイミング
信号線のタイミング信号が決定することを特徴とする特
許請求の範囲第１項記載の半導体記憶装置。 - （３）複数のアドレス線と単数または複数のタイミング
信号線が接続されている半導体記憶装置において、 ２分割以上に時分割されたまたはされていない記憶素子
のアドレスに関する情報と、前記記憶装置からのデータ
出力かつ／または該記憶装置へのデータ入力とを時分割
して前記アドレス線より与えるようにしたことを特徴と
する半導体記憶装置。 - （４）前記記憶装置の動作モードに関する指示やデータ
入力を記憶装置がとりこむタイミング、及び該記憶装置
がデータ出力するタイミングを前記タイミング信号線の
タイミング信号が決定することを特徴とする特許請求の
範囲第３項記載の半導体記憶装置。 - （５）複数のアドレス線と単数または複数のタイミング
信号線が接続されている半導体記憶装置において、 ２分割以上に時分割されたまたはされていない記憶素子
のアドレスに関する情報と、２分割以上に分割されたま
たはされていない上記記憶装置の動作モードに関する指
示と、上記記憶装置からのデータ出力かつ／または記憶
装置へのデータ入力とを時分割して前記アドレス線より
与えるようにしたことを特徴とする半導体記憶装置。 - （６）前記記憶装置の動作モードに関する指示やデータ
入力を記憶装置がとりこむタイミング、及び記憶装置が
データ出力するタイミングを前記タイミング信号線のタ
イミング信号が決定することを特徴とする特許請求の範
囲第５項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179756A JPS6334795A (ja) | 1986-07-29 | 1986-07-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179756A JPS6334795A (ja) | 1986-07-29 | 1986-07-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6334795A true JPS6334795A (ja) | 1988-02-15 |
Family
ID=16071331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61179756A Pending JPS6334795A (ja) | 1986-07-29 | 1986-07-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6334795A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03130988A (ja) * | 1989-07-17 | 1991-06-04 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH087565A (ja) * | 1988-11-29 | 1996-01-12 | Matsushita Electric Ind Co Ltd | ダイナミックランダムアクセスメモリ、ダイナミックランダムアクセスメモリのアクセス方法及びシステム |
| USRE35680E (en) * | 1988-11-29 | 1997-12-02 | Matsushita Electric Industrial Co., Ltd. | Dynamic video RAM incorporating on chip vector/image mode line modification |
| USRE35921E (en) * | 1988-11-29 | 1998-10-13 | Matsushita Electric Industrial Co., Ltd. | Dynamic video RAM incorporating single clock random port control |
| US6266285B1 (en) | 1990-04-18 | 2001-07-24 | Rambus Inc. | Method of operating a memory device having write latency |
| US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6591353B1 (en) | 1995-10-19 | 2003-07-08 | Rambus Inc. | Protocol for communication with dynamic memory |
| US9647857B2 (en) | 1997-06-20 | 2017-05-09 | Massachusetts Institute Of Technology | Digital transmitter |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113437A (en) * | 1977-03-15 | 1978-10-03 | Fujitsu Ltd | Semiconductor memory unit |
| JPS58130487A (ja) * | 1982-01-28 | 1983-08-03 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路 |
| JPS5975494A (ja) * | 1982-10-25 | 1984-04-28 | Hitachi Ltd | 半導体記憶装置 |
-
1986
- 1986-07-29 JP JP61179756A patent/JPS6334795A/ja active Pending
Patent Citations (3)
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| US9647857B2 (en) | 1997-06-20 | 2017-05-09 | Massachusetts Institute Of Technology | Digital transmitter |
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