JPS63185207A - Ｆｅｔ多段増幅器 - Google Patents
Ｆｅｔ多段増幅器Info
- Publication number
- JPS63185207A JPS63185207A JP62017994A JP1799487A JPS63185207A JP S63185207 A JPS63185207 A JP S63185207A JP 62017994 A JP62017994 A JP 62017994A JP 1799487 A JP1799487 A JP 1799487A JP S63185207 A JPS63185207 A JP S63185207A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- terminal
- amplifier
- bias
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイクロ波通信等に用いる低雑音増幅器とし
てのＦＥＴ多段増幅器に関するものである。
てのＦＥＴ多段増幅器に関するものである。
第３図は例えばＩＥＥＥ １９８５ ＭＩＣＲＯＷＡＶ
Ｅ ＡＮＤＭＩＬＩＭＥＴＥＲ−ＷＡＶＥ ＭＯＮＯＬ
ＩＴＨＩＣＣＩＲＣＵＩＴＳＳＹＭＰＯ８ＩＵＭ ＰＰ
、５５ 、ＪＵＮＥ３−４ １９８２ （アイイーイー
イー １９８５ マイクロウェーブ アンド ミリメー
ターウェーブ モノリティク サークルシンポジューム
ピーピー、５５．シュン３−４ １９８２）に示された
従来のＦＥＴ多段増幅器の等価回路図であ）、公知資料
では３段増幅器について示しておるが、ここでは説明を
簡単にするために、２段増幅器の場合について説明する
。
Ｅ ＡＮＤＭＩＬＩＭＥＴＥＲ−ＷＡＶＥ ＭＯＮＯＬ
ＩＴＨＩＣＣＩＲＣＵＩＴＳＳＹＭＰＯ８ＩＵＭ ＰＰ
、５５ 、ＪＵＮＥ３−４ １９８２ （アイイーイー
イー １９８５ マイクロウェーブ アンド ミリメー
ターウェーブ モノリティク サークルシンポジューム
ピーピー、５５．シュン３−４ １９８２）に示された
従来のＦＥＴ多段増幅器の等価回路図であ）、公知資料
では３段増幅器について示しておるが、ここでは説明を
簡単にするために、２段増幅器の場合について説明する
。
第３図において、１，５はＦＥＴ、 ２ 、６はＦ’
ＥＴ１．５のゲート端子、３，７はＦＥＴＩ、５のドレ
イン端子、４．８はＦ’ＥＴ１．５のソース端子、９゜
１１は入力整合回路、１０．１２は出力整合回路、１３
は直流阻止キャパシタ、１４〜１９は分布定数線路、２
０〜２３はキャパシタ、２４は入力端子、２５は出力端
子、２６．２７はそれぞれゲートおよびドレインバイア
ス端子、２８〜３１はバイアス回路である。
ＥＴ１．５のゲート端子、３，７はＦＥＴＩ、５のドレ
イン端子、４．８はＦ’ＥＴ１．５のソース端子、９゜
１１は入力整合回路、１０．１２は出力整合回路、１３
は直流阻止キャパシタ、１４〜１９は分布定数線路、２
０〜２３はキャパシタ、２４は入力端子、２５は出力端
子、２６．２７はそれぞれゲートおよびドレインバイア
ス端子、２８〜３１はバイアス回路である。
とのＦＥＴ多段増幅器はＦＥＴＩ、入力整合回路９゜出
力整合回路１０およびバイアス回路２８．２９とからな
る１段増幅器を初段に、ＦＦ；Ｔ５．入力整合回路１１
、出力整合回路１２およびバイアス回路３０．３１と
からなる１段増幅器を後段にそれぞれ配置し、これらの
増幅器を直結した２段構成である。
力整合回路１０およびバイアス回路２８．２９とからな
る１段増幅器を初段に、ＦＦ；Ｔ５．入力整合回路１１
、出力整合回路１２およびバイアス回路３０．３１と
からなる１段増幅器を後段にそれぞれ配置し、これらの
増幅器を直結した２段構成である。
また、入力端子２４と初段の増幅器間、各増幅器間およ
び後段の増幅器と出力端子２５間には直流的に分離する
ために直流阻止キャパシタ１３がそれぞれ設けられてい
る。
び後段の増幅器と出力端子２５間には直流的に分離する
ために直流阻止キャパシタ１３がそれぞれ設けられてい
る。
ＦＥＴ １のソース端子４およびＦ’ＥＴ ５のソース
端子８には、リアクティブな分布定数線路１４．１５が
それぞれ接続されており、これらの分布定数線路１４．
１５を介してソース端子４，８が接地されている。この
分布定数線路１４．１５は各ＦＥＴ１゜５の入力インピ
ーダンスと雑音最小となる電源インピーダンスの共役値
とを近ずける働きがあり、これによυ低雑音で低ＶＳＷ
Ｒな増幅器が構成できる。
端子８には、リアクティブな分布定数線路１４．１５が
それぞれ接続されており、これらの分布定数線路１４．
１５を介してソース端子４，８が接地されている。この
分布定数線路１４．１５は各ＦＥＴ１゜５の入力インピ
ーダンスと雑音最小となる電源インピーダンスの共役値
とを近ずける働きがあり、これによυ低雑音で低ＶＳＷ
Ｒな増幅器が構成できる。
バイアス回路２８．２９．３０．３１はそれぞれ分布定
数線路１６とキャパシタ２０１分布定数線路１７とキャ
パシタ２１１分布定数線路１８とキャパシタ２２２分布
定数線路１９とキャパシタ２３との直列接続回路で構成
され、各整合回路９，１０゜１１．１２の一端と接地間
に設けられている。
数線路１６とキャパシタ２０１分布定数線路１７とキャ
パシタ２１１分布定数線路１８とキャパシタ２２２分布
定数線路１９とキャパシタ２３との直列接続回路で構成
され、各整合回路９，１０゜１１．１２の一端と接地間
に設けられている。
上記分布定数線路１６．１８の一端にはゲートバイアス
端子２６が、また、分布定数線路１γ、１９の一端には
ドレインバイアス端子２７がそれぞれ接続されておシ、
各ＦＥＴ１，５にはこれらのゲートおよびドレインバイ
アス端子２６．２７から所望のバイアス電圧が印加され
ている。
端子２６が、また、分布定数線路１γ、１９の一端には
ドレインバイアス端子２７がそれぞれ接続されておシ、
各ＦＥＴ１，５にはこれらのゲートおよびドレインバイ
アス端子２６．２７から所望のバイアス電圧が印加され
ている。
各バイアス回路２８，２９，３０．３１は増幅器特性に
できるだけ影響を与えないように、分布定数線路１６．
１７，１８．１９の長さをマイクロ波帯で１／４波長に
、キャパシタ２０，２１．２２，２３の容量を十分大き
な値に選んでいる。
できるだけ影響を与えないように、分布定数線路１６．
１７，１８．１９の長さをマイクロ波帯で１／４波長に
、キャパシタ２０，２１．２２，２３の容量を十分大き
な値に選んでいる。
例えば、バイアス回路３０においては分布定数線路１８
の一端がキャパシタ２２によシマイクロ波的に短絡され
るため、入力整合回路１１とゲート端子６との接続点か
らバイアス回路３０側を見たインピーダンスはほぼ無限
大となる。このため、バイアス回路３０へのマイクロ波
の漏洩が小さくなり、増幅器特性への影響を小さくでき
る。なお、バイアス回路２８．２９．３１についても同
様である。
の一端がキャパシタ２２によシマイクロ波的に短絡され
るため、入力整合回路１１とゲート端子６との接続点か
らバイアス回路３０側を見たインピーダンスはほぼ無限
大となる。このため、バイアス回路３０へのマイクロ波
の漏洩が小さくなり、増幅器特性への影響を小さくでき
る。なお、バイアス回路２８．２９．３１についても同
様である。
このように、従来のＦＥＴ多段増幅器では各ＦＥＴ１．
５へのバイアス電圧を印加するためのバイアス回路２８
．２９，３０．３１が用いられていた。
５へのバイアス電圧を印加するためのバイアス回路２８
．２９，３０．３１が用いられていた。
従来のＦＥＴ多段増幅器は以上のように構成されている
ので、ＦＥＴ１，５に所望のバイアス電圧を供給するた
めのバイアス回路２８．２９，３０．３１ が用いられ
、各バイアス回路には長さが１／４波長の分布定数線路
１６，１７，１８，１９がそれぞれ必要であるため、形
状が大きくなる問題点があった。また、モノリシック集
積回路技術を用いてＦＥＴ多段増幅器を半導体基板上に
形成した場合、同一ウェハに形成されるチップ数が少な
くな、！１７、ＦＥＴ多段増幅器１個当りの価格が高く
なる問題点もあった。
ので、ＦＥＴ１，５に所望のバイアス電圧を供給するた
めのバイアス回路２８．２９，３０．３１ が用いられ
、各バイアス回路には長さが１／４波長の分布定数線路
１６，１７，１８，１９がそれぞれ必要であるため、形
状が大きくなる問題点があった。また、モノリシック集
積回路技術を用いてＦＥＴ多段増幅器を半導体基板上に
形成した場合、同一ウェハに形成されるチップ数が少な
くな、！１７、ＦＥＴ多段増幅器１個当りの価格が高く
なる問題点もあった。
この発明は上記のような問題点を解消するためになされ
たもので、小形なＦＥＴ多段増幅器を得ることを目的と
する。
たもので、小形なＦＥＴ多段増幅器を得ることを目的と
する。
この発明に係るＦＥＴ多段増幅器では、後段に配置した
ＦＥＴのゲート端子にバイアス電圧を印加するバイアス
回路として、ゲート端子とゲートバイアス端子との間に
抵抗を設けたものである。
ＦＥＴのゲート端子にバイアス電圧を印加するバイアス
回路として、ゲート端子とゲートバイアス端子との間に
抵抗を設けたものである。
この発明におけるＦＥＴ多段増幅器は、後段に配置した
ＦＥＴのゲート端子にバイアス電圧を印加するバイアス
回路として集中定数素子である抵抗を用いたことにより
、特に低雑音増幅器において重要である雑音特性を劣化
することなく、小形化の実現を可能とする。
ＦＥＴのゲート端子にバイアス電圧を印加するバイアス
回路として集中定数素子である抵抗を用いたことにより
、特に低雑音増幅器において重要である雑音特性を劣化
することなく、小形化の実現を可能とする。
以下、この発明の一実施例を第１図の等価回路を用いて
説明する。第１図において、３２は抵抗であ如、前記第
３図と同一部分には同一符号を付して説明を省略する。
説明する。第１図において、３２は抵抗であ如、前記第
３図と同一部分には同一符号を付して説明を省略する。
この抵抗３２は入力整合回路１１とゲート端子６との接
続点とゲートバイアス端子２６間に接続されてお）、バ
イアス回路３０を構成している。
続点とゲートバイアス端子２６間に接続されてお）、バ
イアス回路３０を構成している。
一般にＦＥＴのゲート端子はショトキ−接合となってい
るため、ゲート端子とソース端子間にはキャパシタが形
成される。このため、ゲート端子とソース端子間は直流
的に開放となる。
るため、ゲート端子とソース端子間にはキャパシタが形
成される。このため、ゲート端子とソース端子間は直流
的に開放となる。
このため、ゲートバイアス端子２６からバイアス電圧を
印加すれば、抵抗３２で電圧降下されることなく、その
ままＦＥＴ ５のゲート端子６に印加される。
印加すれば、抵抗３２で電圧降下されることなく、その
ままＦＥＴ ５のゲート端子６に印加される。
また、抵抗３２の値を非常に大きく選ぶことにより、入
力整合回路１１とゲート端子６との接続点からバイアス
回路３０側を見たインピーダンスは非常に大きくできる
。
力整合回路１１とゲート端子６との接続点からバイアス
回路３０側を見たインピーダンスは非常に大きくできる
。
従って、従来の分布定数線路１８とキャパシタ２２とで
構成されたバイアス回路３０と、この発明のＦＥＴ多段
増幅器の後段に配置したＦ’ＥＴに用いている抵抗３２
で構成されたバイアス回路３０とはほぼ同じ働きを有す
る。
構成されたバイアス回路３０と、この発明のＦＥＴ多段
増幅器の後段に配置したＦ’ＥＴに用いている抵抗３２
で構成されたバイアス回路３０とはほぼ同じ働きを有す
る。
従来のＦＥＴ多段増幅器に用いられているバイアス回路
３０は長さが１／４波長の分布定数線路１８とキャパシ
タ２２とで構成されているのに対し、この発明のＦＥＴ
多段増幅器に用いているバイアス回路３０は集中定数素
子である抵抗３２で構成されているため、バイアス回路
３０を著しるしく小形にできる。このため、ＦＥＴ多段
増幅器の小形化が図れる。
３０は長さが１／４波長の分布定数線路１８とキャパシ
タ２２とで構成されているのに対し、この発明のＦＥＴ
多段増幅器に用いているバイアス回路３０は集中定数素
子である抵抗３２で構成されているため、バイアス回路
３０を著しるしく小形にできる。このため、ＦＥＴ多段
増幅器の小形化が図れる。
また、この発明のＦＥＴ多段増幅器に用いているバイア
ス回路３０の増幅器特性への影響として、低雑音増幅器
で特に重要な雑音指数を例にとって説明する。
ス回路３０の増幅器特性への影響として、低雑音増幅器
で特に重要な雑音指数を例にとって説明する。
ＦＥＴ多段増幅器の初段に配置した増幅器の利得を０１
．雑音指数をＮｌとし、ＦＥＴ多段増幅器の後段に配置
した増幅器の雑音指数をＮ２とすれば、２段増幅器の雑
音指数ＮＯは式（１）で与えられる。
．雑音指数をＮｌとし、ＦＥＴ多段増幅器の後段に配置
した増幅器の雑音指数をＮ２とすれば、２段増幅器の雑
音指数ＮＯは式（１）で与えられる。
Ｎｏ ＝ Ｎ１＋ （１）ｌ
実現できる抵抗３２は製作上制限を受け、非常に大きな
値が得られないことがある。この場合、バイアス回路３
０へのマイクロ波の漏洩が大きくなり、後段に配置した
増幅器の雑音指数Ｎ２が増加してしまう。しかし、後段
に配置した増幅器が２段増幅器の雑音指数Ｎｏへの寄与
分として式（１）よ如初段に配置した増幅器の利得Ｇｌ
が十分高ければ、後段に配置した増幅器の雑音指数Ｎ２
が多少悪くなっても２段増幅器の雑音指数ＮＯに与える
影響は非常に小さく、無視できる値である。
値が得られないことがある。この場合、バイアス回路３
０へのマイクロ波の漏洩が大きくなり、後段に配置した
増幅器の雑音指数Ｎ２が増加してしまう。しかし、後段
に配置した増幅器が２段増幅器の雑音指数Ｎｏへの寄与
分として式（１）よ如初段に配置した増幅器の利得Ｇｌ
が十分高ければ、後段に配置した増幅器の雑音指数Ｎ２
が多少悪くなっても２段増幅器の雑音指数ＮＯに与える
影響は非常に小さく、無視できる値である。
以上のように、この発明のＦＥＴ多段増幅器では後段に
配置したＦＥＴのゲート端子６にバイアス電圧を印加す
るバイアス回路３０を抵抗３２で構成したことにより、
増幅器特性を劣化させることなく、小形化が図れる。
配置したＦＥＴのゲート端子６にバイアス電圧を印加す
るバイアス回路３０を抵抗３２で構成したことにより、
増幅器特性を劣化させることなく、小形化が図れる。
第２図はこの発明のＦＥＴ多段増幅器に用いたＦＥＴの
具体的な構造の一例を示す斜視図である。
具体的な構造の一例を示す斜視図である。
このＦＥＴはモノリシック集積回路技術を用いて構成さ
れており、第２図において、３３は半導体基板、３４は
バイアホール、３５はエアブリッジヤある。
れており、第２図において、３３は半導体基板、３４は
バイアホール、３５はエアブリッジヤある。
ＦＥＴ １には２個のソース端子４が設けられておシ、
それぞれがエアブリッジ３５によシ接続されている。マ
イクロストリップで構成された分布定数線路１４の一端
はソース端子４の片方に、他端はバイアホール３４に接
続されており、ＦＥＴ１゜分布定数線路１４およびバイ
アホール３４はモノリシック集積回路技術によシ、半導
体基板３３上に一体形成されている。
それぞれがエアブリッジ３５によシ接続されている。マ
イクロストリップで構成された分布定数線路１４の一端
はソース端子４の片方に、他端はバイアホール３４に接
続されており、ＦＥＴ１゜分布定数線路１４およびバイ
アホール３４はモノリシック集積回路技術によシ、半導
体基板３３上に一体形成されている。
このように、モノリシック集積回路技術を用いてＦＥＴ
多段増幅器を半導体基板上に形成するような場合、同一
ウニノー上に形成されるチップ数を増加させることがで
きるため、ＦＥＴ多段増幅器を安価に構成できる効果が
ある。
多段増幅器を半導体基板上に形成するような場合、同一
ウニノー上に形成されるチップ数を増加させることがで
きるため、ＦＥＴ多段増幅器を安価に構成できる効果が
ある。
また、ソース端子４を分布定数線路１４を介して接地す
るための手段として、ＦＥＴ１に対応した１個のバイア
ホール３４を用いているよりなＦＥＴを使用しても、こ
の発明には変わシがない。
るための手段として、ＦＥＴ１に対応した１個のバイア
ホール３４を用いているよりなＦＥＴを使用しても、こ
の発明には変わシがない。
第１図では２段増幅器の場合について説明したが、それ
以上の段数を有する増幅器であっても良く、バイアス回
路に用いている抵抗に並列あるいは直列にキャパシタ、
インダクタ等の集中定数素子を接続したものであっても
同じである。
以上の段数を有する増幅器であっても良く、バイアス回
路に用いている抵抗に並列あるいは直列にキャパシタ、
インダクタ等の集中定数素子を接続したものであっても
同じである。
さらに、単一電源で動作させるために、ＦＥＴのソース
端子に接続される分布定数線路の他に、抵抗とキャパシ
タとの並列接続回路が分布定数線路と直列接続されるよ
うに設けられているＦＥＴを用いても良い。
端子に接続される分布定数線路の他に、抵抗とキャパシ
タとの並列接続回路が分布定数線路と直列接続されるよ
うに設けられているＦＥＴを用いても良い。
以上のように、この発明によれば、ＦＥＴ多段増幅器の
後段に配置されたＦＥＴのゲート端子に抵抗を介してバ
イアス電圧を印加するように構成したので、増幅器の雑
音特性に影響を与えることなく増幅器の小形化が図れる
効果がある。
後段に配置されたＦＥＴのゲート端子に抵抗を介してバ
イアス電圧を印加するように構成したので、増幅器の雑
音特性に影響を与えることなく増幅器の小形化が図れる
効果がある。
第１図はこの発明の一実施例によるＦＥＴ多段増幅器を
示す等価回路図、第２図はこの発明のＦ’ＥＴ多段増幅
器に用いたＦＥＴの具体的な構造の一例を示す斜視図、
第３図は従来のＦＥＴ多段増幅器を示す等価回路図であ
る。 １．５はＦＥＴ、 ２ 、６はゲート端子、３，７は
ドレイン端子、４．８はソース端子、１４〜１７゜１９
は分布定数線路、３２は抵抗。 なお、図中、同一符号は同一、又は相当部分を示す。
示す等価回路図、第２図はこの発明のＦ’ＥＴ多段増幅
器に用いたＦＥＴの具体的な構造の一例を示す斜視図、
第３図は従来のＦＥＴ多段増幅器を示す等価回路図であ
る。 １．５はＦＥＴ、 ２ 、６はゲート端子、３，７は
ドレイン端子、４．８はソース端子、１４〜１７゜１９
は分布定数線路、３２は抵抗。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- （１）ソース端子がインダクティブな分布定数線路を介
して、接地されている複数個のＦＥＴを有するＦＥＴ多
段増幅器において、前記複数個のＦＥＴの初段に配置し
た該ＦＥＴのゲート端子にバイアス電圧を印加する分布
定数線路と、前記複数個のＦＥＴの後段に配置したＦＥ
Ｔのゲート端子にバイアス電圧を印加する抵抗とを具備
したことを特徴とするＦＥＴ多段増幅器。 - （２）複数個のＦＥＴのそれぞれに対応して設けられた
１個のバイアホールにより、ソース端子が接地されてい
るＦＥＴを用いていることを特徴とする特許請求の範囲
第１項記載のＦＥＴ多段増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017994A JPH0754889B2 (ja) | 1987-01-28 | 1987-01-28 | Ｆｅｔ多段増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017994A JPH0754889B2 (ja) | 1987-01-28 | 1987-01-28 | Ｆｅｔ多段増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63185207A true JPS63185207A (ja) | 1988-07-30 |
| JPH0754889B2 JPH0754889B2 (ja) | 1995-06-07 |
Family
ID=11959276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62017994A Expired - Lifetime JPH0754889B2 (ja) | 1987-01-28 | 1987-01-28 | Ｆｅｔ多段増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754889B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469107A (en) * | 1992-07-22 | 1995-11-21 | Mitsubishi Denki Kabushiki Kaisha | Microwave amplifier |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122209A (ja) * | 1982-12-28 | 1984-07-14 | Fujitsu Ltd | 高周波増幅器 |
| JPS60163509A (ja) * | 1984-01-20 | 1985-08-26 | トムソン‐セエスエフ | 電界効果トランジスタ用バイアス回路 |
-
1987
- 1987-01-28 JP JP62017994A patent/JPH0754889B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122209A (ja) * | 1982-12-28 | 1984-07-14 | Fujitsu Ltd | 高周波増幅器 |
| JPS60163509A (ja) * | 1984-01-20 | 1985-08-26 | トムソン‐セエスエフ | 電界効果トランジスタ用バイアス回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469107A (en) * | 1992-07-22 | 1995-11-21 | Mitsubishi Denki Kabushiki Kaisha | Microwave amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0754889B2 (ja) | 1995-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5060298A (en) | Monolithic double balanced mixer with high third order intercept point employing an active distributed balun | |
| US4788511A (en) | Distributed power amplifier | |
| JP4206589B2 (ja) | 分布増幅器 | |
| US6472941B2 (en) | Distributed amplifier with terminating circuit capable of improving gain flatness at low frequencies | |
| US7245186B2 (en) | Bandpass amplifier | |
| US5177381A (en) | Distributed logarithmic amplifier and method | |
| JPH09246877A (ja) | 低ノイズ・高直線性のｈｅｍｔ−ｈｂｔ複合装置 | |
| US12034198B2 (en) | Tunable Wilkinson splitter | |
| US4841253A (en) | Multiple spiral inductors for DC biasing of an amplifier | |
| JPH0870207A (ja) | インピーダンス整合回路 | |
| US6326849B1 (en) | Isolation circuit for use in RF amplifier bias circuit | |
| US4760350A (en) | Internally matched power amplifier | |
| EP1142107B1 (en) | Active differential to single-ended converter | |
| US6366770B1 (en) | High-frequency semiconductor device and radio transmitter/receiver device | |
| US20080030278A1 (en) | Distributed amplifier having a variable terminal resistance | |
| US6768153B2 (en) | Semiconductor device | |
| JPH03250807A (ja) | 電力合成形多段増幅器 | |
| JPS63185207A (ja) | Ｆｅｔ多段増幅器 | |
| JPH01173908A (ja) | 発振装置 | |
| US5089791A (en) | MMIC-compatible power amplifier | |
| JP3438953B2 (ja) | バイアス回路 | |
| US4853564A (en) | GaAs monolithic true logarithmic amplifier | |
| JPH03218102A (ja) | インターデジタルフィルタ | |
| US4528518A (en) | Chain amplifier | |
| US20070090879A1 (en) | Active input load wide bandwidth low noise hemt amplifier |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |