JPS63187624A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は超高密度集積化プロセスに適合した、半導体装
置に関する。

［発明の技術的背景とその１５１題点］現在．ＬＳＩの
集積度は目醒しい勢いで増大しており、素子の岐小寸法
は１μｍから０．５μｍ、あるいはそれ以下の寸法のも
のを実現すべく盛んに研究開発が進められている．この
様な微細素子の寸法を精密に制御し、また素子の特性、
その信頼性を良好なものとするためには、微細加工技術
のみならず、半導体デバイスの製作に用いる各種材料（
半導体ウェハ、絶縁材料、金属薄膜他）の高品質化が非
常に重要になってくる。

このため，ＭｉＬＳＩの製造プロセスでは、ＲＩＥ（Ｒ
ｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）やバイアス
スパッタ等のように放電を用いたエツチング薄膜形成等
のプロセスの比重が益々増加してきている。これらのプ
ロセスの特徴は、プラズマとウェハの間に発生した電位
差を利用してイオンを加速し、イオンをウェハ表面にぶ
つけ、その運動エネルギによってエツチングの方向性や
成長膜の膜質の高品質化を実現している点である。

従って、このようなプロセスで最も重要となるのはウェ
ハの電位であり、これを正確に且つ精密に制御すること
がプロセス制御の鍵となる。しかしながら、現在のプラ
ズマ応用プロセスでは、ウェハの電位制御が極めて不十
分にしか行われていない現状である。

バイアススパッタリング技術によってｐ、ｌＦ１膜を成
長させる場合を例にとって、先行技術に係る半導体ウェ
ハを用いた場合に発生する問題点について次に説明する
。

第２図は、木発明者が既に出願したＤＣ−ＲＦ結合方式
のバイアススパッタ装置の概念図である（特願昭６１−
１３１１８８号）。

本装置の特徴は、１００ＭＨｚの高周波電源２０１によ
ってチャンバ２０２内に導入されたＡｒガスを効率よく
放電させ、それにより発生したＡｒｏ　イオンをＡＪＪ
のターゲット２０３にぶつけ、ターゲットをスパツクす
る。スパッタによって飛び出したＡｌ原子はウェハホル
ダ２０４上に設置されているシリコンウェハ２０５表面
に飛来して吸着し、Ａｌ薄Ｗ２２０６を成長させる。タ
ーゲットの電位は直流電源２０７で任意の値に設定でき
るようになっており、実際には５００〜１０００Ｖに設
定することにより効率よくターゲットのスパッタが行わ
れるようにしである。またウェハホルダの電位も直流電
源２０８で設定できるようになっており、これを適当な
負の値に設定することにより成長するＡ文薄膜２０６の
表面をＡｒイオンで再スパツタすることが可撓になって
いる。尚、この装置の詳しい説明は、特願昭６１−１３
１１８８号及び電子通信学会技術報告、Ｖｏｌ、８６、
Ｎｏ、１３８，５ＳＤ８６−５５　（１９８６−８）に
述べられている。

この装置でＡ！；Ｌを成膜した場合、例えばウェハホル
ダ２０４に一３０Ｖから一４０Ｖ程度のバイアスを与え
ることで良質なＡ　Ｍ　６ｔｊ膜の得られることが期待
される。その理由は、従来のデータを整理してみると、
ＡｒイオンによるバルクＡＱのスパッタリングの生じる
最小電圧、即ちスパッタリングの悶電圧は５０Ｖ程度で
あることが分る（第３図（ａ）清田、桑原、大見、柴田
、“イオンエネルギを精密制御したＲＦバイアススパッ
タ”、電子通信学会技術報告、Ｖｏｌ−８６、Ｎｏ。

１３８．５ＳＤ８６−５５　（１９８６−０８））。

これは、バルク結晶の正常な格子点にあるＡｌ原子をス
パッタするのに必要なエネルギーに対応していると考え
られる。また、第３図（ｂ）は成膜係数の基板バイアス
依存性を示している。ここで成膜係数とは成膜速度をタ
ーゲットに入射するイオン電流密度で割った値である０
図から明らかなように成膜係数はバイアス値Ｏｖから一
２０Ｖまで一定であり、−２０Ｖよりバイアス値が大き
くなると減少している。即ち再スパツタの閾値電圧が一
２０Ｖであることを示しており、これは正常な格子点以
外の位置に吸着したＡｕｒＸ子をスパッタするのに必要
な最小エネルギに対応していると考えられる。これらの
ことから、我々は一３０Ｖから一４０Ｖ程度の電圧を用
いて成長するＡｉ薄膜の再スパツタを行えば、正常な結
晶格子点以外に付若したＡ１１ｉ子のみ選択的に再スパ
ツタでき、同時に入射するＡｒイオンの運動エネルギに
よりウェハ表面が活性化されるため良質なＡｎ薄膜が得
られると考えている。

そこで本装置のウェハホルダ２０４上にＮｆｉ（１００
）、比抵抗５〜１０Ωｃｍのシリコンウェハを首さ、電
源２０８をＯｖ及び−４０Ｖに設定して膜厚的１．５ｐ
ｍのＡ文薄膜を形成した実験の結果について説明する。

Ａ文薄膜の表面をノマルスキー微分干渉顕微鏡を用いて
観察した結果を第４図に写真で示す・（ａ）ｊ−１０Ｖ
ｔｙ）場合であり、（ｂ）は、−４０ｖのバイアスをか
けた場合の結果である０図より明らかなようにＯＶの場
合に比較して一４０Ｖのバイアスを加えたものでは若干
表面の平坦度が改善されているもののまだ凹凸が残って
いる。このようにミクロな凹凸が残っている場合Ａ１表
面での反射率が低下し、例えばこのようなＡｎ薄膜をパ
タニングして自動マスク合せのためのアライメントマー
クを作成すると、その合せ精度が劣化するという問題が
生じる。さらに、この図で示したＡＩ薄膜は、いずれも
４００℃の熱処理を行うと、第５図（ａ）、（ｂ）に示
したように、ヒロ７りが発生し表面に激しい凹凸が現わ
れる。

ヒロックの大きさは０．５〜１μｍ程度あり、このよう
な状７！ｉでは、サブミクロン寸法の配線バタンを正確
に形成することは殆ど不可歯になる。

また、多層配線構造を形成した場合、ヒロックの発生に
よって上下の配線間でショートが生じる等の問題が生じ
ることもよ〈知られている。

この様に予想とは異なり、表面の凹凸形状やヒロック発
生に関して、４０Ｖのバイアス印加によってあまりＩｆ
ｌ質の改善が見られなかったのである。

この理由は、シリコンウェハ２０５と金属でできたウェ
ハサセプタの間のオーミックコンタクトが不十分なため
ウェハの電位が外部から与えた直流電位に等しい一定値
にならなかったためである。

一般に金属と半導体を接触させた場合には界面にショッ
トキバリヤができ、整流性をもつことになる。特に図２
の装２においてウェハホルダに一４０Ｖの電位を与えた
場合は、ｎ型シリコンに対して金属が負にバイアスされ
たことになり、ショットキダイオードは逆バイアスとな
り、ウェハは事実上フローティングとなって、その電位
はプラズマ中のフローティングポテンシャルにほぼ７し
くなっているのである。即ち、ウェハとホルダの間のオ
ーミック接触がとれなかったためウェハとプラズマ間に
十分な電圧がかからず再スパツタ効果が現われなかった
ものと言える。

この例からも明らかなように、プラズマ応用プロセスに
於いてウェハの電位をしっかりととるためには、シリコ
ンウェハとウェハホルダ間のオーミック接触を確実にと
る必要がある。

そのため、例えば、ｎ型シリコンウェハ２０５の裏面２
０９に高濃度のｎ型層（不純物濃度１０”ｃｍ−３以上
）を設ける等の方法もあるが、これもｎ゛層表面に形成
された自然酸化膜等の影響により必ずしも良好なコンタ
クトが得られない場合が多い。

次に、第６図に示したのは、従来の方法でＩＣチップ６
０１をパッケージ基板上にマウントした状態を、断面図
で模式的に示したものである。

６０１はＤ型Ｓｉ基板で例えば比抵抗１０ΩＣｍででき
ており、その主平面６０３上にはＬＳＩ回路が完成され
ている。チップの裏面はラッピングによって削った後、
Ａｕ（金）６０４が蒸着により形成され、やはり表面を
Ａｕでコートされたパッケージ基板６０２上にＡｕＳ　
ｉｚλンダを用いて接着されている。しかし、不純物濃
度が１Ｑ１５〜１０１６ｃ　ｍ−’程度ノｒＬ型Ｓｉ基
板６０１とＡｕ蒸着層６０４の接触したこの様な構造で
は、界面におけるキャリアの再結合による電流が支配的
であり必ずしも良好なオーミックコンタクトはとれてい
ない、従って、特に高速動作をするＬＳＩでは基板電位
が信号によってふらつく等の問題があり、これを防ぐ目
的でチップ表面にｎ゛領域６０５を設はポンディングワ
イヤ６０６によってチップの電位を、パッケージの基板
６０２に落とす場合もある。しかしながら細いワイヤで
電位を固定するのは、ワイヤの自己インダクタンス等に
より完全なものとはなり得ず、チップの高速動作の動作
マージンを狭くする等の問題が生じていた。

以上、バイアススパッタを用いたｐ、ｘＶｊｙ！２の形
成、並びにチップの実装の２つの場合を例に、シリコン
基板の電位を正確に制御することが、プロセス中のみな
らず出来上がったＩＣチップの実装に関しても非常に重
要であることを示した。そして、いずれの場合に於いて
も現行の技術は極めて不十分であることを指摘した。

［発明の目的］ 本発明は以−Ｌの点に鑑みなされたものであり、半導体
基板の電位を正確に制御することを可能にした半導体ウ
ェハ及び半導体装置を提供することを目的としている。

［発明の概要］ 本発明は、半導体ウェハの裏面に、その半導体ウェハと
同導電型の高濃度不純物添加層が設けられ、その上に低
抵抗電極が少なくとも１層設けられたことを特徴とする
。

その結果、ウェハのプロセスのみならず、チップ実装後
に於いても半導体基板の電位を正確に制御することが可
能になり、超高密度、ａ高速度ＬＳＩの実現が可能にな
る。

［発明の実施例］ 本発明の第１の実施例を第１図（ａ）に断面図にて示す
、ｔｏｉは例えばｎ型シリコンウェハであり、比抵抗は
例えば５〜１０Ω・ｃｍである。

ウェハの裏面１０２にはｎ型の不純物濃度が例えばｌＸ
１０１９ｃｍ−３以上（７）Ｎ一層１０３が形成されて
おり、その表面には例えばタングステンシリサイド層（
ＷＳｉ２）が約０　、０５〜０　、１　ｇｍ程度の厚さ
形成されている。

この構造のウェハを第２図に示したバイアススパッタ装
置のウェハホルダ２０４上に固定し、従来例と同様に約
−４０Ｖバイアスをかけて膜厚的１．５ｐｍのＡ文薄膜
を形成した。このとき使用したウェハホルダは１本発明
者の発明によるウニへ電位を任意に制御できる静電吸着
方式のウェハサセプタである（ウェハサセプタ装置、特
願昭６１−１３１１８８号）。

その表面の微分干渉顕微鏡による写真を第１図（ｂ）に
示す。

先行例の一４０Ｖバイアスの結果に比較して非常に滑ら
かな表面の得られているのが分る。さらに同図（Ｃ）は
、同じ状１石のウェハを４００℃で３０分間アニールし
た後の表面写真である。ヒロックの発生が全く観察され
ないばかりでなく、表面形状にも一切変化が現われてい
ない、先行例では、バイアスの有無にかかわらず４００
℃のアニール後には表面が非常に粗くなり、且つ多殻の
ヒロックが発生した（第５図）、これと比べると、本発
明のウェハを用いることにより驚異的に高品質なＡｎ薄
膜の得られたことが分る。

これは、ウェハ１０１の電位が直流型ｖ２０８によって
正確にコントロールされた結果である。

即ち、本発明のウェハ１０１ではウェハ裏面にｎ゛ｆｆ
２域１０３全１０３メタルシリサイド層１０２が設けら
れているため、このＮ゛−シリサイドの接触面で良好な
オーミックコンタクトがとれていること、さらにメタル
シリサイドと金属製のウェハホルダ２０４表面との接触
も良好なオーミック接触がとれるためである。

この様に本発明を用いれば１例えばバイアススパッタプ
ロセスに於いてウェハの電位を正確に制御することが可
能となり、極めて品質の高いＡｎｇ膜の形成が実現でき
るのである。その結果、Ａｎ配線の微細加工が正確に行
えるようになったばかりでなく、Ａｎ配線のエレクトロ
マイグレーションによる寿命も増加し、また、ヒロック
発生による多層配線の層間のショートもなくなった。

従来、Ａｎ配線の耐エレクトロマグレーション特性を考
慮した最大許容電流密度は５Ｘ１０４Ａ／ｃｍ２であっ
たものが、　　５Ｘ　１０５Ａ／ｃｍ２以上に改善され
た。

次に同じく本発明のウェハを用いて、ウェハのバイアス
値をθ〜−７０Ｖと変化させ、成膜したＡ見９ｉ膜（厚
さ約１．５μｍ）の結晶性をＸ＆１で評価した結果につ
いて述べる。いずれのバイアス値に対しても（１１１）
配向のみを持ったＡｎｇ膜が得られた。第１図（ｄ）は
、（ｔ　ｉ　ｉ）面からの反射のピーク強度をスパッタ
成膜時のウェハのバイアス値の関数として示したもので
、（１１１）方向の結晶化の程度がバイアスによってど
のように変化するかを表わしている１図から明らかなよ
うにバイアス値−４０Ｖ付近でもっとも結晶化の程度が
大きくなっているのが分る。

この図からも明らかなように、本発明のウェハを用いる
ことにより、Ａ文薄膜の物性が精度よくコントロールさ
れていることが分る。ＡＪＩＱ膜はいずれも室温状１８
でのＩ＆、ＩＩＡ！であり、スパッタ成膜状態ですでに
、バルクのＡ見と殆ど等しい抵抗率を示している（実測
値は２．８０〜２．８１ルΩ・ｃｍ）。

第７図は、本発明の第２の実施例を示す断面図であり、
１０１〜１０３は第１図の同一番号と同じ部位を表して
いる０本実施例は、ウェハ１０１表面に５ｉ０２７０４
を約１ｐｍ程度形成すると同時に開口部７０５を設け、
ウェハ表面を露出した構造を持っている。この構造のウ
ェハを第２図のウェハホルダ２０４上に固定し、第１の
実施例と同様の実験を行ったところ第１図（ｂ）。

（Ｃ）とほぼ同様の結果が得られた。また、第１図（ｄ
）にはこのようにして形成した５ｉ０２上のＡＪＩ薄膜
についての結果も示されている。第７図の構造に於いて
は、ｎ型シリコン基板１０１は形成されるＡ文薄膜に対
し負となるため、成長するＡ２膜とＳｉ基板１０１の間
のショー、トキダイオードは順方向バイアスとなって電
流が流れ、成長するＡ立薄膜の電位がウェハとほぼ同じ
になるのである。

第８図は、さらに精度よく成長するＡｆＬ薄膜の電位も
コントロールできるようにした本発明の第３の実施例を
示す断面図である。即ち、５ｉ０２膜８０４の開口部８
０５にはｎ・拡散層８０６が形成されている。この構造
では成長するＡ２膜と基板とのオーミックコンタクトが
完全にとれるため、Ａ文薄膜の電位制御をより確実なも
のとすることができる。特にこの構造はｐ型基板を用い
た場合は絶対に必要である。なぜなら、Ａｎとｐ型基板
の接触面には逆バイアスがかかるからである。もちろん
この場合には、１０３．８０６はｐ゛層と゛なることは
言うまでもない。

第９図は、更に電位制御をよくするためにＮ。

層上に金属層９０７を設けた本発明第４の実施例の構造
を示している。

この金属層はＡｎであり、フォトリソグラフィー技術を
用いてパタニングされ、形成されている。もちろんＡ文
具外の金属やあるいは金属シリサイド等を用いてもよい
ことはいうまでもない。

第１０図はこのようにウエノ＼と成長させるＡｆＬ薄咬
との電気的接触をとるための部分（７０５゜８０５．９
０７）のウェハ上での配置の一例を示した本発明の第５
の実施例である。できるだけ均一にＡｎ膜の電位制御を
行うためにはこのように格子状に設けるのが好ましい、
実際には７０５．８０５．９０７等として、ウェハ上で
チップとチップの間にくるダイシングラインをそのまま
用いることにより、電位制御のための余分の領域を確保
する必要がなくなる。

第２〜第５の実施例（第７図〜第１０図）の様に一般に
絶縁膜上にＡ文の成膜を行うに際しては１例えば次の様
な方法が層上である０例えば第２図のバイアススパッタ
装置に於いて、最初ターゲットの電位（２０７）を例え
ば−１５０Ｖとして成膜すると、約３０秒で５０〜１０
０Ａの均一なＡｎ膜が全面に形成される。その後１例え
ば・ターゲットバイアス値を５００Ｖ〜１ｋＶとし、且
つ高周波電源２０１のパワーを上げて毎分ｌ〜２ｇｍの
高速の成膜を行ったところ、初期の低速成膜を行わない
場合に比べて非常に高品質なＡｎ薄膜が得られた。

これは初期の低速で成膜されたＡｎ薄膜が非常に均一で
結晶性のよい構造であるため、その後高速でｒ＆膜され
るＡ２膜成長の種として働くこと、さらに絶縁膜表面全
面に渡ってバイアス電位を与えるため、より均一なイオ
ン射照効果が得られるためである。また我々は第２図の
装置を用いて本発明のウェハ（第１図）上に、バイアス
スパッタによりシリコンｇ膜を形成した。このときウェ
ハホルダ２０４の温度は６００℃に設定し、さらにウェ
ハのバイアス値は一２０Ｖ〜−３０Ｖとした。その結果
、シリコンウェハ表面に約０．１〜ｌｐｍ程度の非常に
薄いエピタキシャルシリコン層を成長させることができ
た。

また、６００℃という低温で成長できるため基板からの
不純物の再拡散は殆どなく、これまで問題であったバイ
ポーラトランジスタのコレクタ領域の不純物の再拡散を
完全に抑え込むことに成功した。

以上の実施例から明らかなように、ウェハ電位を正確に
制御してやることは超ＬＳＩの材料として用いられる様
々な薄膜を高品質化する上で非常に重要である。

さらに述べるならば、これまでのプロセス装ははほとん
どが、熱化学反応を主体としたものであり、外部からコ
ントロールできるものは温度、ガス圧、ガス流量等ごく
限られたパラメタだけであった。さらに放電を用いるプ
ロセスに於いても同様でウェハの電位は自然発生的に決
まる自己バイアスを用いてタロセスをコントロールして
いたのが現実である。今後サブミクロン時代のプロセス
では、より高品質化、高精度化のためにすべてのプロセ
スパラメタがエレクトロニクスによって制御されるよう
にならねばならない、このとき最も大切なのが処理され
るウェハ自身の電位であり、そのためには本発明による
ウェハの使用が不可欠であることは明らかである。

第１１図は、本発明の第６の実施例を示す断面図で、Ｌ
ＳＩチップ１１０をパッケージの基板１１１上に実装し
た状態を模式的に表わしており、従来例の第６図に対応
するものである。チップとパッケージ基板が完全なオー
ミックコンタクトでつながっているため基板電位のふら
つきが完全に防止され、安定した高速動作が得られるよ
うになった。パッケージとの電気的な接触をさらに良く
するには、シリサイド上にＡｕ等の金属電極を設ければ
よい。さらに裏面をラップし、Ａｕを蒸若する等の工程
が不要になったため製造工程が簡略化された。

また例えばダイナミックＲＡＭやイメージセンサを本発
明のウェハを用いて作成した場合、メモリの保持特性や
イメージセンサでは暗電流や画像の不良等が大幅に改善
される。これは一つにはシリサイドのストレスによりウ
ェハ裏面に欠陥が生じ、これがシリコンウェハ中の重金
属汚染のゲッタリングに効いている結果であると考えら
れる。

さらに、上記実施例ではシリサイド層として高融点金属
シリサイドであるＷＳｉ２　を用いているため、ウェハ
の酸洗浄、あるいは高温の熱酸化等の工程に対し、これ
までのウェハと全く同様に扱うことができる。

シリサイドとしては、Ｗ　Ｓ　ｉ　２以外の高融点金属
シリサイド、例えばＭｏＳｉ２　、ＴｉＳｉ２、Ｎ　ｂ
　Ｓ　ｉ　２　、　Ｔ　ａ　Ｓ　ｉ　２等その半導体ウ
ェハの受ける熱工程及び洗浄エツチング工程を考慮して
いかなるものを用いてもよいことは言うまでもない、ま
た、その膜厚に関しても特に本実施例で述べた値に限ら
ず、それ以外のものでも同様の効果の得られることは言
うまでもない。

また、ウェハプロセスが低温化すれば、必ずしも高融点
金属シリサイドのみを用いる必要はなく、そのプロセス
温度に応じて、例えばＰｔシリサイド、Ｎｉシリサイド
、Ｐｄシリサイド他を用いてもよい。

また、上記実施例は主としてｎ型基板を用いる場合につ
いて述べてきたが、ｐ型基板に対してもＰ°層を介して
シリサイドを形成すればよく全く同様の効果の得られる
ことは明らかである。また、シリサイド層はスパッタで
形成したシリサイドでもよいし、あるいは、金属を形成
した後、シリコンと反応させることによって形成したシ
リサイドでもよい、またＮ″層あるいはＰ″層は拡散　
　′やイオン注入によって形成してもよいし、あるいは
、ドープトポリシリコンを直接ウェハ裏面に堆精させて
もよい。

以上はシリコンウェハを例に説明を行ったが、化合物半
導体ウェハに対しても全く同様に適用されることは言う
までもない０例えばＧａＡｓの基板の裏面にＳｔをドー
プしたｎ″層を形成し、その上にメタルシリサイドを形
成してもよい。

またＧａＡｓのウェハプロセス自身が低温プロセスであ
ることを考えると裏面に用いる低抵抗電極はシリサイド
に限らず、ＡｕやＷ他等の金属をそのプロセスを考慮し
て用いてもよいことは言うまでもない。

以上、本発明の実施例は、第１図に示した如く、ウェハ
の裏面に高濃度不純物層を介して低抵抗電極を設けた構
造のウェハについてのみ述べてきた。

しかしながら、本発明のウェハを実際のプロセスに用い
る場合、例えば、熱酸化や、ＣＶＤ法による１１形成等
のように必ずしもウェハの電位を制御する必要のないプ
ロセスもある。このような場合には、例えば、低抵抗電
極表面をシリコン酸化膜やシリコン窒化膜あるいはその
他の材料で覆った構造のウェハを用いてもよく、当然、
このようなウェハを用いた半導体装はも本発明に含まれ
る。この絶縁膜は、ウェハの電位制御の必要なプロセス
以前に除去すれば同様の効果が得られることはいうまで
もない、この際、低抵抗電極表面を全部露出してもよく
、また、必要に応じて一部分のみ露出させてもよい。

ざらに、第１１図には、裏面に設けた低抵抗電極をその
まま残した状態でパッケージに実装した構造を示したが
、本発明の実施例はこれに限ることはない０例えば、ウ
ェハ電位を表面からとるだけで十分な性ｔ＠の発揮でき
るデバイスでは、例えば、高濃度層１０３、シリサイド
層１０２をラッピングによって落としてから実装しても
よい。

この場合、実装されたチップは、その製造工程に於い−
〔はウェハの電位が本発ＩＪＩの第１図の構造によって
必要に応じぞ制御されているため、そのバタン精度、各
種薄膜の膜質は、先行構造のウェハを用いた場合にくら
べて飛躍的に改良されている。従って、できあがったデ
バイスの特性、信頼性等も先行技術のものにくらべ非常
にすぐれたものが得られる。

ここで述べたように、本発明の基本は、要するにプロセ
ス中にウェハの電位制御を可渣にしたウェハの構造にあ
り、この構造を用いて作成された各種高性濠ｔｓ■チッ
プもすべて本発明に包含されるものである。

［発明の効果］ 未発ＩＪ１は以上のように構成したので、ウェハのプロ
セスのみならず、チップ実装後に於いても半導体基板の
電位を正確に制御することが可１七になり、超高密度、
超高速度ＬＳＩの実現が可濠になった。

【図面の簡単な説明】

第１図（ａ）は、本発明の第１の実施例を示す断面図、
同図（ｂ）、（Ｃ）はその上にバイアススパッタにより
形成したＡ文の微分干渉顕微鏡による表面写真であり、
それぞれスパッタ直後、及び４００℃３０分のアニール
後の状態を示している。同図（ｄ）はウェハのバイアス
によるＡ５Ｌ薄膜の結品性の変化を示す図、第２図から
第６図は先行技術を説明する図面であり、第４図（ａ）
、（ｂ）はスパッタ直後のＡｆＬ金属組織の表面写真で
、それぞれＯバイアス及び−４０Ｖのバイアスの場合を
示す、第５図（ａ）、（ｂ）は第４図（ａ）、（ｂ）　
（７）サンプルを４００℃で３０分アニールした後の全
屈組織の表面写真である。第７図から第１１図は、本発
明のその他の実施例を示す図面である。 図に於いて、 １０１・・・ｎ型Ｓｉ基板 １０２・・・金属シリサイド層 １０３・・・ｎ型Ｓｉ層

Claims (1)

1. 【特許請求の範囲】 １、半導体ウェハの裏面に、その半導体ウェハと同導電
   型の高濃度不純物添加層が設けられ、その上に低抵抗電
   極が少なくとも１層設けられたことを特徴とする半導体
   ウェハを基盤として用いた半導体装置。 ２、前記高濃度不純物添加層の不純物濃度が１×１０＾
   １＾８／ｃｍ＾３以上であることを特徴とする前記特許
   請求範囲第１項記載の半導体装置。 ３、前記半導体ウェハがシリコンであり、前記低抵抗電
   極が金属シリサイド層であることを特徴とする前記特許
   請求範囲第１項又は第２項記載の半導体装置。 ４、前記金属シリサイド層が高融点金属シリサイドであ
   ることを特徴とする前記特許請求範囲第３項記載の半導
   体装置。 ５、前記半導体ウェハが化合物半導体であることを特徴
   とする前記特許請求範囲第１項又は第２項記載の半導体
   装置。 ６、前記低抵抗電極が金属シリサイド、もしくは金属で
   形成されたことを特徴とする前記特許請求範囲第５項記
   載の半導体装置。