JPS6319035A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、算術演算処理装置に係り、特に内部演算に加
減算を具え、ＬＳＩ化に好適な高速演算処理装置に関す
る。

５ペーノ 従来の技術 従来、例えば高速加算器に関しては、昭和６１年度電子
通信学会総合全国大会論文誌第２−１８７頁に、高速乗
算器に関しては、電子通信学会論文誌、　Ｖｏｌ、　Ｊ
　ｅｅ　−Ｄ　、　Ｎｏ、　ｅ　（１９８３年）第６８
３頁から第６９０頁に論じられており、また、高速除算
器に関しては、電子通信学会論文誌、　Ｖｏｌ。

Ｊ６−ｒ−Ｄ、ＮＯ，４（１９８４年）第４５０頁から
第４５７頁において論じられている。これらは各桁を（
−１，ｏ、１）の要素で表す冗長２進表現（一種の拡張
ＳＤ表現）を利用して、組合せ回路によシ乗算あるいは
除算を実行する演算器である。したがって、演算処理時
間や規則正しい配列構造の点で他の演算器より優れてい
るが、素子数や面積の削減等の実用化の点については配
慮されていなかった。

発明が解決しようとする問題点 上記従来技術では、高速演算器に関し、Ｎｏ、ＲとＯＲ
が同時にとれるＥＣＬ論理素子の特長を活かして乗算あ
るいは除算等を組合せ回路として実６ペーノ 現する方法が提案されているが、素子数の削減、他の回
路系による実現等の実用化面についてあまり配慮されて
おらず、 （１）演算数の桁数が大きくなると素子数が膨大となり
、１個のＬＳＩチップで実現することが難しい、 （２）ＮＯＲとＯＲを同時にとることのできないＭＯ８
回路等で実現する場合、ＯＲをＮＯＲとインバータの２
段の素子で構成する必要があり、それだけ演算回路の段
数が多くなるため、演算遅延時間が大きくなる、 等の問題点がある。

本発明の目的は、このような従来の問題点を改善し、演
算処理装置を配列構造で、かつ素子数の少ない組合せ回
路として実現し、桁上げ値の伝播を最小にすると共に回
路構成を簡単化することによってＬＳＩに実装が容易で
ある高速な演算処理装置を提供することにある。

問題点を解決するだめの手段 上記目的は、演算処理装置の内部演算数に、各７ペーン 桁を０．正整数および負整数のいずれかの要素で表す符
号付きディジット（つまりＳＤ）表現を用い、演算処理
装置に少々くとも一方が符号付きディジット表現である
２個の内部演算数を入力して各桁毎に中間桁上げ（中間
桁借り）決定回路と中間和（中間差）決定回路と、該中
間和（中間差）決定回路の出力信号および一桁下位の桁
からの中間桁上げ（中間桁借り）信号とを受けて符号付
きディジット表現の加（減）算数を出力する最終相（差
）決定回路とを設け、符号付きディジット表現数の各桁
を符号部を表す１ビット信号人とその大きさを表す１ビ
ット信号Ｂとの２ビット信号で表し、前記中間和（中間
差）決定回路が２人力の一つとして前記１ビット信号Ｂ
を受けて１ビット信号Ｓを出力し、前記中間桁上げ（中
間桁借り）決定回路がその１ビット信号Ｓとは独立に１
ビット信号Ｃを出力することにより、達成される。

作用 例えば、内部演算において、各桁を０．正整数およびそ
の正整数に対応する負整数のいずれかの要素で表す拡張
Ｓ　Ｄ　（Ｓｉｇｎｅｄ　Ｄｉｇｉｔ）表現、すなわち
、符号付きディジット表現を用いて内部演算数を表す。

つまり、各桁を（−１，０，１）。

（−２，−１，０，１，２）あるいは（−Ｎ、、、、。

−１，０，１，・・・、Ｎ）等のいずれかの要素で表し
、１つの数をいくとおりかに表せるように冗長性をもた
せる。そのとき、中間桁上げ（あるいは中間桁借り）決
定回路と中間和（あるいは中間差）決定回路は、下位桁
からの桁上げ（あるいは桁借り）があっても、その桁の
中間和（あるいは中間差）と下位桁からの桁上げ（ある
いは桁借り）との和（あるいは差）が必ず１桁内に収す
るように、その桁の中間桁上げ（あるいは中間桁借り）
と中間和（あるいは中間差）をそれぞれ決定することが
できる。それによって、加算（あるいは減算）において
桁上げ（あるいは桁借り）の伝播を防止でき、組合せ回
路による並列加算（あるいは減算）パ１゜ ］、ｌが演算数の桁数に関係なく一定時間で行える。例
えば、各桁を（−１，０，１）の要素で表す拡張ＳＤ表
現（つまり、冗長２進表現）では、加算（ありベージ るいは減算）において桁上げ（あるいは桁借り）が高々
１桁しか伝搬しないようにすることができる。このこと
に関しては、電子通信学会論文誌。

Ｖｏｌ、　Ｊ　ｅ７−Ｄ、　ＮＯ，４（１９８４年）第
４５０頁から４５７頁あるいは電子通信学会論文誌、Ｖ
ｏｌ。

Ｊ６６−Ｄ、ＮＯ，６（１９８３年）第６８３頁から第
６９０頁などに説明がある。

また、乗算、除算、加減算等の演算に、拡張ＳＤ表現数
（つまり冗長２進表現数）と各桁が非負の拡張ＳＤ表現
数（つまり２進表現数）との冗長加（減）算を用いるこ
とが可能である。

以下では、特に、被加数が冗長２進数Ｘであり、加数が
２進数であり、加算数（つまり加算の演算結果）が冗長
２進数である加算器について説明する。

冗長２進数と２進数の加算において、桁上げが１桁しか
伝播しない加算規則では、中間和を表１に示す規則に従
って決定し、中間桁上げを表２に示す規則に従って決定
する。

１０ペーノ 表１ 表２ 本発明では、前記冗長２進数の１桁をその符号部を表す
１ビット２値信号とその大きさくつまり絶対値）を表す
１ビット２値信号で表すことにより、各桁毎の中間和決
定部を冗長２進数１桁ｘ１の大きさを表す１ビット２値
信号Ｂと２進数の１桁ｙ１を表す１ビット２値信号りを
入力とする排１１ページ 他的論理和Ｂ・Ｄ　、Ｂ　、Ｄによって構成することが
可能となる。また、各桁の中間桁上げ決定部を冗長２進
数ｘｌの符号を表す１ビット２値信号人と２進数ｙ１を
表す１ビット２値信号りとｘｌの大きさを表す１ビット
２値信号Ｂとを入力してＢの値によってＡあるいはＤの
いずれかを出力する切り換え論理回路人・Ｂ十Ｄ−百に
よって構成することが可能となる。さらに、下位桁から
の中間桁上げを特とする請求める冗長２進数１桁ｚ１の
大きさを表す１ビット信号は排他的論理和回路によって Ｋ・（Ｂ・Ｄ＋百・百）＋Ｋ・（百・Ｄ＋Ｂ−百）と決
定でき、ｚｌの符号を表す１ビット信号は、ＮＡＮＤ回
路によって に＋（百・Ｄ十Ｂ−百） と決定できる。したがって前記加算器（セル）個りの素
子数を少なくでき、かつ不要な信号線を省Ｉケるため、
個々の加算器（セル）の回路構成を簡単化でき、高速な
演算処理装置のＬＳＩ化が容易になる。

実施例 以下、本発明の一実施例を図面により説明する。

第１図は、本発明の一実施例の演算処理装置を構成する
内部演算数１桁に相当する基本演算回路の概略回路図で
ある。特に、第１図は、制御信号ｔとｑによって加減算
あるいは恒等変換を実行する回路であり、次式の演算の
１桁に相当する部分を行う回路である。

Ｚ＝Ｔ（Ｘ）＋Ｑ（Ｙ） ただし、上式の第１項の冗長２進数Ｔ（Ｘ）の第１桁は
、ｔ＝１のときには、冗長２進数Ｘの第１桁Ｘｉであり
、１＝０のときは、−ｘｌである。

才だ、第２項の２進数Ｑ（Ｙ）の第１桁は、ｑ＝。

のときには、２進数Ｙの第１桁Ｙｉであり、ｑ＝１のと
きには、○である。

捷ず、本発明の一実施例における冗長２進数の２値信号
化について説明する。

冗長２進数の１桁ｘ１あるいはｚｌをそれぞれ２ビット
信号ｘｉｘ１あるいはｚｌｚｌで表し、−１を１１．Ｏ
を１０，１を０１と２ビット２値信号１３ベーノ で表現する。このとき、前記式の第２項Ｑ（Ｘ）の第１
桁ｄ１．中間和Ｓ１．および中間桁上げＣ１は、それぞ
れ ｄｉ　＝　（１−Ｙｉ Ｓｉ　ｚ　Ｘ讐■ｄＩ Ｃｉ−（ｔ■ｘｉ　）　・ｘｉ　＋　ｄｉ・Ｘｉの式で
決定できる。また、最終和ｚ１はｚｌ：Ｓ１＋０ｌ−１ Ｚｉ　：　Ｓｉ■Ｃ１−１ で表わされる２ビット信号で与えられる。ただし、・は
論理積（ＡＮＤ）を、士は論理和（ＯＲ）を、■は排他
的論理和（Ｋｘ−ＯＲ）を、７１９石、−１はそれぞれ
Ｘｉ、Ｏｉ−＋　　の論理否定を表す演算子である。壕
だ、Ｃ１−１は第ｉ−１桁からの中間桁上げを表す１ビ
ット信号である。

第１図は、上記２値信号化による本実施例の基本演算回
路を示す。図中、ゲー）６１　ｉ　、　６２５は排他的
ＯＲ，ゲート６１２はインバータ、ゲート６１３は２人
力ＮＯＲ，ゲート６３１は２人力ＮＡＮＤ、ゲート６３
２は排他的ＮＯＲゲートで１４ベーン ある。また、ｐチャンネル・トランジスタ６２１とｎチ
ャンネル・トランジスタ６２２、およびｐチャンネル・
トランジスタ６２３とｎチャンネル・トランジスタ６２
４は、それぞれトランスファー・ゲートを構成している
。

まだ、Ｘ１６０１およびｘ４６０２は、前記冗長２進数
Ｘの第１桁を表す２ビット信号であり、’Ｊｉ６０３は
、２進数Ｙの第１桁を表す１ビット信号ｙ１の論理否定
を表す信号である。制御信号ｔ　６０５は、ｔ＝１のと
きＸとＹの加算を、１＝０のときＹとＸの減算を表す１
ビット信号であり、制御信号ｑ６０４ば、ｑ＝１（７）
ときＺ＝Ｘ（７）恒等演算を、ｑ−ｏのときＹとＸの加
減算を表す１ビット信号である。また、信号６１４は前
記加数Ｑ（Ｙ）の第１桁を表す１ビット信号であり、信
号６１５および６０２が前記被加数Ｔ（Ｘ）の第１桁を
表す２ビット信号である。さらに、信号６２６は前記中
間和を表す信号Ｓｉの論理否定を表す１ビット信号Ｓ１
であり、信号６２７は中間桁上げの有無を表す１ビット
信号Ｃｉであり、信号６２８は−１５ペー／ 桁下位の桁からの中間桁上げの有無を表す１ビット信号
Ｃ１−１である。出力Ｚｉ　６３３およびｚ１６３４は
加算数（つまり演算結果）の第１桁を表す２ビット信号
である。

本例では、前記制御信号ｑ６０４によって２進数Ｙの各
桁をＯに入れ替えて出力する手段は、ＮＯＲゲート６１
３で実現される。冗長２進数Ｘの各桁の符号反転を実行
する手段は、排他的ＯＲゲート６１１によって実現され
る。また、中間和決定回路は排他的ＯＲゲート６２５と
インバータ６１２とから構成され、中間桁上げ決定回路
は、トランスファー・ゲート６２１．６２２、トランス
ファー・ゲート６２３，６２４およびインバータ６１２
から成る切り換え回路によって構成される。さらに、中
間和を表す１ビット信号口１と下位桁からの中間桁上げ
を表す１ビット信号Ｃ１−１を入力して最終和の２ビッ
ト信号ｚ１とｚｌ　を出力する回路は、ＮＡＮＤゲート
６３１および排他的ＮＯＲゲート６３２によって構成し
ている。

また、図中の排他的ＯＲ回路はインバータとの種々の組
合せによって排他的ＮＯＲ回路に置き換えたり、ＮＡＮ
Ｄをインバータと組合せてＮＯＨに置き換えたり、ある
いは、それらの逆を容易に行い得ることは既知である。

なお、本例ではトランスファー・ゲートを用いているが
、通常のゲートを用いて実現することも可能である。

第２図は、第１図においてトランスファー・ゲートを使
用した部分回路７００をＮＯＲゲートによって構成した
一例である。ゲート了０１．了０２゜了ｏ３は共に２人
力ＮＯＲゲートである。ただし、回路の段数および素子
数が増えるので、複合ゲートを用いた構成も可能である
。

以上に本実施例による演算処理装置を構成する基本演算
回路の一例を説明した。本実施例では、２値信号化にお
いて、全ての冗長２進数を同一の２値信号化で表現した
が、各桁の位置によって異なる２値信号化も可能である
。

なお、本実施例では冗長２進数と２進数の冗長加算を用
いた例を説明したが、冗長減算について１７ページ も同様にして実施例を作成することが可能である。

まだ、第１図の基本演算回路は、６トランジスタの排他
的ＯＲ，排他的ＮＯＲを使用すると３２トランジスタで
あり、クリティカル・パスのゲート数は３ゲ一ト段とな
る。

本実施例によれば、冗長２進数と２進数との加減算等の
基本演算の実行に要する遅延が、演算数の桁数に関係な
く、−律に３ゲ一ト段であり、また、前記基本演算の１
桁分に相当する回路は約３゜トランジスタ程度の素子か
ら構成される。

したがって、本基本演算回路の規則正しい配列構造の組
合せ回路によって構成した除算器は、順次桁上げ加算器
の配列構造である従来の減算シフト型除算器に比べ、ト
ランジスタ数でほぼ半分程度、計算時間（ゲート段数）
において３２ビットの除算で約１２分の１．６４ビット
の除算で約２４分の１程度になる。

つまり、除算器等の演算処理装置の回路素子の削減、Ｌ
ＳＩ化の容易性および高速化等に効果がある。

１８ベー／ 発明の効果 本発明によれば、演算処理装置の内部演算にあられれる
加減算あるいは桁シフト（つまり恒等変換）を、各桁に
負値を許す符号付きディジット表現数を少なくとも入力
の一方とする冗長加算回路または冗長減算回路のどちら
か一方のみで組合せ回路として実現でき、加減算の各桁
の桁上げあるいは桁借りが高々１桁しか伝搬しないよう
にすることができるので、 （１）演算処理装置の素子数を半減でき、（２）加減算
が桁数によらず一定時間で高速処理できるため、演算処
理装置の高速化が図れ、（３）回路構成を比較的簡単化
することができ、（４）演算処理装置のＬＳＩ化が容易
かつ経済的に行える、 等の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を構成する基本演算゛ンー・
ゲートの説明のだめの図である。 １９ページ ６１１．６２５・・・・・・排他的ＯＲゲー）、６３２
・・・・・・排他的ＮＯＲゲート、６１２・・・・・・
インバータ、６１３．７０１　、７０２，７０３・・−
・２人力ＮＯＲゲート、６３１・・・・・・２人力ＮＡ
ＮＤゲート、６２１゜６２３・・・・・・ｐチャンネル
・トランジスタ、６２２゜６２４・・・・・・ｎチャン
ネル・トランジスタ。

Claims (6)

【特許請求の範囲】
1. （１）内部演算における加減算を符号付きディジット表
   現を用いて実行する演算処理装置において、少なくとも
   一方が符号付きディジット表現である２個の内部演算数
   を入力して各桁毎に中間桁上げ（中間桁借り）を求める
   第１の回路と中間和（中間差）を求める第２の回路と、
   前記第２の回路から出力される中間和（中間差）を表す
   信号および一桁下位の桁からの中間桁上げ（中間桁借り
   ）を表す信号を受けて符号付ディジット表現の加（減）
   算数を出力する第３の回路を有する加（減）算器を並列
   に複数段設け、符号付ディジット表現数の各桁を符号部
   を表す１ビット２値信号Ａとこの桁の大きさを表す１ビ
   ット２値信号Ｂとの２ビット信号で表し、前記中間和（
   中間差）を表す信号に１ビット２値信号Ｓを用い、前記
   １ビット２値信号Ｂを前記第２の回路への２入力の一つ
   とし、前記第１の回路が前記中間桁上げ（中間桁借り）
   を表す信号として１ビット２値信号Ｃを前記第２の回路
   とは独立に出力することを特徴とする演算処理装置。
2. （２）第１の回路と第２の回路と第３の回路を有する加
   （減）算器を並列に複数段設け、１ビット制御信号Ｄに
   よって前記２個の入力内部演算数のうちの一方の内部演
   算数の符号反転を実行する第１の手段を有し、符号付き
   ディジット表現数の各桁を前記１ビット信号Ａと前記１
   ビット信号Ｂとの２ビット信号で表現することにより、
   前記第１の手段を前記符号部を表す１ビット信号Ａ（ま
   たはその論理否定＠Ａ＠）と前記１ビット制御信号Ｄ（
   またはその論理否定＠Ｄ＠）を入力とする第１の排他的
   論理和回路によって構成し、制御信号Ｄの値によって加
   減算を実行することを特徴とする特許請求の範囲の第１
   項記載の演算処理装置。
3. （３）加（減）算器を並列に複数段設け、第１の手段と
   、１ビット制御信号によって前記２個の入力内部演算数
   のうちの一方の内部演算数をＯに入れ替えて出力する第
   ２の手段を有し、制御信号ＤおよびＥの値によって加減
   算または恒等変換（第２の手段の入力とならなかった内
   部演算数をそのまま出力する演算）を実行することを特
   徴とする特許請求の範囲の第２項記載の演算処理装置。
4. （４）第２の回路に、被加（減）数の大きさを表す１ビ
   ット信号と加（減）数の大きさを表す１ビット信号とを
   入力とする第２の排他的論理和回路を設け、前記中間和
   （中間差）を表す１ビット２値信号Ｓ（または該信号Ｓ
   の論理否定＠Ｓ＠）を発生することを特徴とする特許請
   求の範囲の第１項または第３項のいずれかに記載の演算
   処理装置。
5. （５）第３の回路に、第３の排他的論理和回路を設け、
   この第３の排他的論理和回路は前記中間和（中間差）を
   表す１ビット２値信号Ｓ（またはその論理否定＠Ｓ＠）
   と一桁下位の桁からの前記中間桁上げ（中間桁借り）を
   表す１ビット２値信号Ｃ（またはその論理否定＠Ｃ＠）
   とを受けて、演算結果の符号付きディジット表現数の大
   きさを表す１ビット２値信号（またはその論理否定）を
   発生することを特徴とする特許請求の範囲の第１項また
   は第４項のいずれかに記載の演算処理装置。
6. （６）第１の回路に、２つの入力信号のうちのいずれか
   一方を第３の入力信号の値によって出力する切り換え回
   路を設け、前記切り換え回路への第３の入力信号として
   １ビット２値信号Ｂ（またはその論理否定＠Ｂ＠）を用
   い、中間桁上げ（中間桁借り）を表す１ビット２値信号
   Ｃ（またはその論理否定＠Ｃ＠）を発生することを特徴
   とする特許請求の範囲の第１項または第５項のいずれか
   に記載の演算処理装置。