JPS6319048A - 情報処理装置の実装状態検出方式 - Google Patents
情報処理装置の実装状態検出方式Info
- Publication number
- JPS6319048A JPS6319048A JP61162073A JP16207386A JPS6319048A JP S6319048 A JPS6319048 A JP S6319048A JP 61162073 A JP61162073 A JP 61162073A JP 16207386 A JP16207386 A JP 16207386A JP S6319048 A JPS6319048 A JP S6319048A
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- JP
- Japan
- Prior art keywords
- scan
- mounting state
- ring
- information processing
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は情報処理装置の実装状態検出方式、特にスキ
ャンリーグを情報処理装置のＣＰＵの各ユニット及び各
チャネルに設けることによりその情報処理システム毎に
異なるハードウェア構成状態を検出する情報処理装置の
実装状態検出方式に関するものである。
ャンリーグを情報処理装置のＣＰＵの各ユニット及び各
チャネルに設けることによりその情報処理システム毎に
異なるハードウェア構成状態を検出する情報処理装置の
実装状態検出方式に関するものである。
第二図は従来の情報処理装置の実装状態検出方式の概略
図である。図において、（ハは情報処理装置、（コ）は
複数ｎ個のユニット／（２／）〜ｎ（２ｎ）から構成さ
れる中央処理装置（以下、ＣＰＵと称する）、／（３／
）〜ｍ（、？ｍ’）は実装されているｍ個のチャネル、
（ｑ）はサービスプロセッサＣ以下、ＳｖＰと称する）
、（５）は実装状態設定回路（例えば、スイッチ又はレ
ジスタ等からなるもの）で、ｎ個のユニット／（，２／
）〜ｎ（２ｎ）、ｍ個のチャネル／（３／）〜ｍ（３ｍ
）に対応して当該回路の構成素子は（ｎ＋ ｍ’）ビッ
ト分だけあり、これらの内容は、Ｉ／Ｆライン（６）を
介してＳ Ｖ Ｐ （ｇ＋で読み取ることができる。
図である。図において、（ハは情報処理装置、（コ）は
複数ｎ個のユニット／（２／）〜ｎ（２ｎ）から構成さ
れる中央処理装置（以下、ＣＰＵと称する）、／（３／
）〜ｍ（、？ｍ’）は実装されているｍ個のチャネル、
（ｑ）はサービスプロセッサＣ以下、ＳｖＰと称する）
、（５）は実装状態設定回路（例えば、スイッチ又はレ
ジスタ等からなるもの）で、ｎ個のユニット／（，２／
）〜ｎ（２ｎ）、ｍ個のチャネル／（３／）〜ｍ（３ｍ
）に対応して当該回路の構成素子は（ｎ＋ ｍ’）ビッ
ト分だけあり、これらの内容は、Ｉ／Ｆライン（６）を
介してＳ Ｖ Ｐ （ｇ＋で読み取ることができる。
（７）はＳＶＰｆｇｌに接続されているＣＲＴ表示装置
である。
である。
情報処理装置（ハのハードウェア構成すなわち実装状態
を保守要ｌ員もしくはＣＰＵ（，２）自身が知ろうとす
る場合、まず、スイッチもしくはレジスタ等からなる実
装状態設定回路１．ｔｌの内容をＳＶＰ（ｇｌがＩ／Ｆ
ライン（６）を介して読み取り、その情報を適当に編集
してＣＲＴ表示装置（７）の画面に表示したり、ＣＰＵ
（コ）に知らせたりするようにされていた。
を保守要ｌ員もしくはＣＰＵ（，２）自身が知ろうとす
る場合、まず、スイッチもしくはレジスタ等からなる実
装状態設定回路１．ｔｌの内容をＳＶＰ（ｇｌがＩ／Ｆ
ライン（６）を介して読み取り、その情報を適当に編集
してＣＲＴ表示装置（７）の画面に表示したり、ＣＰＵ
（コ）に知らせたりするようにされていた。
従来の方式では、実装状態設定回路（５）が例えばスイ
ッチからなるものであるときには、手動によって、実際
の実装及び構成に合致するように前記スイッチの設定が
なされるので、設定の仕方を誤まる可能性があり、また
実装や構成を変更した場合には、必ずこのスイッチ設定
も変更し直さねばならなかった。また実装状態設定回路
（５）が自動的に設定されるようなタイプのレジスタで
あっても、各ユニット／（，２／）〜Ｈ（２ｎ）、各チ
ャネル／（３／）〜ｍ（３ｍ）からこのレジスタに対し
て実装状態の有無を示すデータを供給するための信号線
を設けなければならないという問題点があった。しかも
、この実装状態設定回路は必ず必要であるという問題点
もあった。
ッチからなるものであるときには、手動によって、実際
の実装及び構成に合致するように前記スイッチの設定が
なされるので、設定の仕方を誤まる可能性があり、また
実装や構成を変更した場合には、必ずこのスイッチ設定
も変更し直さねばならなかった。また実装状態設定回路
（５）が自動的に設定されるようなタイプのレジスタで
あっても、各ユニット／（，２／）〜Ｈ（２ｎ）、各チ
ャネル／（３／）〜ｍ（３ｍ）からこのレジスタに対し
て実装状態の有無を示すデータを供給するための信号線
を設けなければならないという問題点があった。しかも
、この実装状態設定回路は必ず必要であるという問題点
もあった。
この発明は上記のような問題点を解決するためになされ
たもので、従来の実装状態設定回路で起りがちな設定誤
りや構成変更時に必要とされる再設定などに基づく信頼
性及び運用性の低下をなくし、また実装状態検出のため
に必要とされていたハードウェア及び信号線を不要とす
ると共にスキャンリング自身の診断も可能となるような
情報処理装置の実装状態検出方式を得ることを目的とし
ている。
たもので、従来の実装状態設定回路で起りがちな設定誤
りや構成変更時に必要とされる再設定などに基づく信頼
性及び運用性の低下をなくし、また実装状態検出のため
に必要とされていたハードウェア及び信号線を不要とす
ると共にスキャンリング自身の診断も可能となるような
情報処理装置の実装状態検出方式を得ることを目的とし
ている。
この発明に係る情報処理装置の実装状態検出方式は、前
記情報処理装置を構成するＣＰＵやチャネル等のハード
ウェア実装状態を読み出すためにＣＰＵの各ユニット毎
及び各チャネル毎にスキャンリングを設け、実際にＣＰ
Ｕ及びチャネルが稼動を開始する以前（例えば、初期マ
イクロプログラムロード前）にスキャンイン／アウト動
作を行なわせ該当ユニット及びチャネル等の実装状態を
ｓｖｐで検出するようにしたものである。
記情報処理装置を構成するＣＰＵやチャネル等のハード
ウェア実装状態を読み出すためにＣＰＵの各ユニット毎
及び各チャネル毎にスキャンリングを設け、実際にＣＰ
Ｕ及びチャネルが稼動を開始する以前（例えば、初期マ
イクロプログラムロード前）にスキャンイン／アウト動
作を行なわせ該当ユニット及びチャネル等の実装状態を
ｓｖｐで検出するようにしたものである。
この発明における情報処理装置の実装状態検出方式によ
れば、各ユニット毎及び各チャネル毎ニスキャンリング
を設けるようにされた情報処理装置の実装状態情報を、
前記スキャンリングをスキャンイン／アウト動作させる
こと罠よって得るようにしているため、確実にしかも自
動的にその実装状態をＳｖＰで検出できると共に、スキ
ャンリング自身の診断も行なうことができる。
れば、各ユニット毎及び各チャネル毎ニスキャンリング
を設けるようにされた情報処理装置の実装状態情報を、
前記スキャンリングをスキャンイン／アウト動作させる
こと罠よって得るようにしているため、確実にしかも自
動的にその実装状態をＳｖＰで検出できると共に、スキ
ャンリング自身の診断も行なうことができる。
第１図はこの発明の一実施例による情報処理装置の実装
状態検出方式の概略図である。図において、（／Ａ）は
情報処理装置、（グ／）〜（ｔｔＮ）は情報処理装置（
／Ａ）内に最大Ｎ＠まで存在しうるスキャンリングＳＲ
干〜ＳＲＮ［／）〜（ｇＮ）にそれぞれ対応するスキャ
ンリング・イネーブル信号線、（ｕａ）は３ ｖ Ｐ（
ｇｌに設けられているスキャンアドレスレジスタ（以下
、ＳＡＲと称する）、（グｂ）ば５ＶＰｆ＃］に設けら
れ５ＡＲ（’％ａ）の出力をデコードしてスキャンリン
グ争イネーブル信号線（り／）〜（ｔｌＮ）の内から７
つだけを有意とするスキャンアドレスデコーダｃ以下、
ＳＡＤと称する）、（ｕｃ）はＳｖ ｐ［＜’１に設け
られていてスキャンリングＳＲ／〜ＳＲＮ（ｇｌ）〜（
ＩＮ’）とスキャンインデータラインイー←ｄ力を介し
て接続されるスキャンデータレジスタ（以下、ＳＤＲと
称する）、（ｔｉｅ’）ば５ＤＲ（ｔｉｃ）とスキヤン
グ１ングＳＲ／〜ＳＲＮ（ｇｌ）〜（ｔＮ’）の出力と
を接続するスキャンアウトデータラインである。また、
（ｑｉ）〜（９ｎ）はゲートであり、接続されているス
キャンリング・イネーブル信号線が有意の時にのみ、接
続されているスキャンリングをスキャンアウトデータラ
イン（ｕｅ）に接続する機能を果す。さらに、図示はさ
れていないが、スキャン動作のためのスキャンクロック
は全ユニット、全チャネルに供給され、該当スキャンリ
ング拳イネーブル信号線が有意である時のみスキャンイ
ン／アウト動作を行なうようになっている。
状態検出方式の概略図である。図において、（／Ａ）は
情報処理装置、（グ／）〜（ｔｔＮ）は情報処理装置（
／Ａ）内に最大Ｎ＠まで存在しうるスキャンリングＳＲ
干〜ＳＲＮ［／）〜（ｇＮ）にそれぞれ対応するスキャ
ンリング・イネーブル信号線、（ｕａ）は３ ｖ Ｐ（
ｇｌに設けられているスキャンアドレスレジスタ（以下
、ＳＡＲと称する）、（グｂ）ば５ＶＰｆ＃］に設けら
れ５ＡＲ（’％ａ）の出力をデコードしてスキャンリン
グ争イネーブル信号線（り／）〜（ｔｌＮ）の内から７
つだけを有意とするスキャンアドレスデコーダｃ以下、
ＳＡＤと称する）、（ｕｃ）はＳｖ ｐ［＜’１に設け
られていてスキャンリングＳＲ／〜ＳＲＮ（ｇｌ）〜（
ＩＮ’）とスキャンインデータラインイー←ｄ力を介し
て接続されるスキャンデータレジスタ（以下、ＳＤＲと
称する）、（ｔｉｅ’）ば５ＤＲ（ｔｉｃ）とスキヤン
グ１ングＳＲ／〜ＳＲＮ（ｇｌ）〜（ｔＮ’）の出力と
を接続するスキャンアウトデータラインである。また、
（ｑｉ）〜（９ｎ）はゲートであり、接続されているス
キャンリング・イネーブル信号線が有意の時にのみ、接
続されているスキャンリングをスキャンアウトデータラ
イン（ｕｅ）に接続する機能を果す。さらに、図示はさ
れていないが、スキャン動作のためのスキャンクロック
は全ユニット、全チャネルに供給され、該当スキャンリ
ング拳イネーブル信号線が有意である時のみスキャンイ
ン／アウト動作を行なうようになっている。
ＣＰＵ（コ）及びチャネ／ｌ／／（３／）〜ｍ（，７ｍ
）などの初期マイクロプログラムφロードが行なわれる
前にＳ Ｖ Ｐ（ＩＩＩは５ＡＲ（＜’ａ）にスキャン
アドレスとして／からＮまでを順次ロードして、各アド
レスについて５ＤＲ（ｕｃ”Ｉにパターン〔オール″／
”〕をロードしてスキャンイン／アウト動作を実行させ
、次にパターン「オール″０”」をロードシテスキャン
イン／アウト動作を実行させる。この実行の結果、パタ
ーン「オール”／”」をロードシタ時、スキャンリング
ＳＲ／〜ＳＲＮ（ｇ：／’）〜（ｔＮ’）を通って出力
された結果もオール゛／”であり、パターン「オールｗ
Ｏ”」をロードした時、スキャンリングＳＲ／〜５ＲＮ
（ｆｆ／）〜（ｔＮ’）を通って出力された結果もオー
ル＠０”であれば、該当スキャンリングは存在し、かつ
該当スキャンリングは正常であることがわかる。また、
例えば、ＣＰ ＵＬ２１を構成するユニット／（，２／
）〜ｎ（コｎ）及びチャネル／（３／）〜３（３３）は
実装されているが、チャネルａ（３Ｕ）〜ｍ（３ｍ”）
は実装されていなかった場合のスキャンイン／アウト動
作ではスキャンアドレス／〜ｎ＋、７では、それぞれス
キャンリング・イネーブル信号線（ｑ／）〜（’Ｉｎ＋
３”）によってイネーブルされるスキャンリングＳＲ／
〜ＳＲｎ＋３（：／）〜（ｇｎ＋３）が存在するため
スキャンイン／アウト動作は正常に終了するが、スキャ
ンアドレスｎ＋ｕ〜Ｎ（Ｎ＝ｎ＋ｍ）においては、スキ
ャンリングＳＲｎ＋ｇ−８ＲＮが存在しないため、スキ
ャンインデータライン（ｑｄ）からスキャンアウトデー
タライン（’Ｉｅ）に接続される信号経路がなくなって
スキャンイン／アウト動作の結果は正常でなくなるため
実装されていないことが５ＶＰｆ＆］にわかる。ＳＶＰ
（ｇ＋はこの全スキャンアドレスに対するスキャンイン
／アウト動作の結果が正常であったスキャンリングのア
ドレスを記憶しておく。このようにして、実装状態の検
出が終了した後、ＣＰＵ及びチャネルは初期マイクロプ
ログラムがロードされ、通常の動作に入る。Ｓ Ｖ Ｐ
ＴｇｌはオペレータあるいはＣＰ Ｕ（ｊｌからの要求
に応じて記憶されているスキャンリングのアドレスから
ＣＲＴ表示装置（７）に実装状態を表示したり、ＣＰ
Ｕ（ｘｌにコード化された情報を伝えたりする。
）などの初期マイクロプログラムφロードが行なわれる
前にＳ Ｖ Ｐ（ＩＩＩは５ＡＲ（＜’ａ）にスキャン
アドレスとして／からＮまでを順次ロードして、各アド
レスについて５ＤＲ（ｕｃ”Ｉにパターン〔オール″／
”〕をロードしてスキャンイン／アウト動作を実行させ
、次にパターン「オール″０”」をロードシテスキャン
イン／アウト動作を実行させる。この実行の結果、パタ
ーン「オール”／”」をロードシタ時、スキャンリング
ＳＲ／〜ＳＲＮ（ｇ：／’）〜（ｔＮ’）を通って出力
された結果もオール゛／”であり、パターン「オールｗ
Ｏ”」をロードした時、スキャンリングＳＲ／〜５ＲＮ
（ｆｆ／）〜（ｔＮ’）を通って出力された結果もオー
ル＠０”であれば、該当スキャンリングは存在し、かつ
該当スキャンリングは正常であることがわかる。また、
例えば、ＣＰ ＵＬ２１を構成するユニット／（，２／
）〜ｎ（コｎ）及びチャネル／（３／）〜３（３３）は
実装されているが、チャネルａ（３Ｕ）〜ｍ（３ｍ”）
は実装されていなかった場合のスキャンイン／アウト動
作ではスキャンアドレス／〜ｎ＋、７では、それぞれス
キャンリング・イネーブル信号線（ｑ／）〜（’Ｉｎ＋
３”）によってイネーブルされるスキャンリングＳＲ／
〜ＳＲｎ＋３（：／）〜（ｇｎ＋３）が存在するため
スキャンイン／アウト動作は正常に終了するが、スキャ
ンアドレスｎ＋ｕ〜Ｎ（Ｎ＝ｎ＋ｍ）においては、スキ
ャンリングＳＲｎ＋ｇ−８ＲＮが存在しないため、スキ
ャンインデータライン（ｑｄ）からスキャンアウトデー
タライン（’Ｉｅ）に接続される信号経路がなくなって
スキャンイン／アウト動作の結果は正常でなくなるため
実装されていないことが５ＶＰｆ＆］にわかる。ＳＶＰ
（ｇ＋はこの全スキャンアドレスに対するスキャンイン
／アウト動作の結果が正常であったスキャンリングのア
ドレスを記憶しておく。このようにして、実装状態の検
出が終了した後、ＣＰＵ及びチャネルは初期マイクロプ
ログラムがロードされ、通常の動作に入る。Ｓ Ｖ Ｐ
ＴｇｌはオペレータあるいはＣＰ Ｕ（ｊｌからの要求
に応じて記憶されているスキャンリングのアドレスから
ＣＲＴ表示装置（７）に実装状態を表示したり、ＣＰ
Ｕ（ｘｌにコード化された情報を伝えたりする。
なお、上記実施例では実装状態の検出対象をＣＰＵ及び
チャネルとしているが主記憶装置などにスキャンリング
を設けて、スキャンイン／アウト動作をさせることがで
きるようにすれば上記実施例と同様にして実装状態を検
出できる。また、スキャンリングが無いような主記憶装
置においても、スキャンインラインをスキャンリング・
イネーブル信号でゲートしてスキャンアウトラインに接
続するような形式の簡単な回路を設けてやることにより
、上述されたＣＰＵやチャネルと同様なやり方で実装状
態を検出できる。
チャネルとしているが主記憶装置などにスキャンリング
を設けて、スキャンイン／アウト動作をさせることがで
きるようにすれば上記実施例と同様にして実装状態を検
出できる。また、スキャンリングが無いような主記憶装
置においても、スキャンインラインをスキャンリング・
イネーブル信号でゲートしてスキャンアウトラインに接
続するような形式の簡単な回路を設けてやることにより
、上述されたＣＰＵやチャネルと同様なやり方で実装状
態を検出できる。
以上に説明したように、この発明の情報処理装置の実装
状態検出方式は、実装状態の検出対象となるハードウェ
アにスキャンリングラ設ケるように構成したので専用の
ハードウェアを設ける必要性がなくなり、また実装状態
の設定に人手がいらなくなると共に同時にスキャンリン
グ自身の診断も行なうことができるようになるために、
高信頼性の自動実装状態情報の検出手段を安価に得るこ
とができる効果がある。
状態検出方式は、実装状態の検出対象となるハードウェ
アにスキャンリングラ設ケるように構成したので専用の
ハードウェアを設ける必要性がなくなり、また実装状態
の設定に人手がいらなくなると共に同時にスキャンリン
グ自身の診断も行なうことができるようになるために、
高信頼性の自動実装状態情報の検出手段を安価に得るこ
とができる効果がある。
第１図はこの発明の一実施例による情報処理装置の実装
状態検出方式の概略図、第１図は従来の実装状態検出方
式の概略図である。 図において、 （１）、（／Ａ）・・情報処理装置、（，２／）〜（２
ｎ）・・ユニット、（３／）〜（３ｍ）・寺チャネル、
（４ｔ）・・ＳＶＰ、（ｔｌ／’Ｊ〜（ｔｔＮ）・争ス
キャンリング・イネーブル信号線、（ｔｔａ）＊ ＊
ＳＡＲ，（ｔｔｂ”）＊ ＊ＳＡＤ、（’Ｉｃ’）拳ｍ
５ＤＲ，（ＬＩｄ”）−・スキャンイン拳データライン
、（’Ｉｅ）・・スキャンアウト書データライン、（５
）・・実装状態設定回路、（６）・・Ｉ／Ｆライン、（
７）・・ＣＲＴ表示装置、（ｇ／）〜（ざＮ）・・スキ
ャンリングである。 なお、各図中、同一符号は同−又は相当部分を示す。
状態検出方式の概略図、第１図は従来の実装状態検出方
式の概略図である。 図において、 （１）、（／Ａ）・・情報処理装置、（，２／）〜（２
ｎ）・・ユニット、（３／）〜（３ｍ）・寺チャネル、
（４ｔ）・・ＳＶＰ、（ｔｌ／’Ｊ〜（ｔｔＮ）・争ス
キャンリング・イネーブル信号線、（ｔｔａ）＊ ＊
ＳＡＲ，（ｔｔｂ”）＊ ＊ＳＡＤ、（’Ｉｃ’）拳ｍ
５ＤＲ，（ＬＩｄ”）−・スキャンイン拳データライン
、（’Ｉｅ）・・スキャンアウト書データライン、（５
）・・実装状態設定回路、（６）・・Ｉ／Ｆライン、（
７）・・ＣＲＴ表示装置、（ｇ／）〜（ざＮ）・・スキ
ャンリングである。 なお、各図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 複数のユニットから構成されるＣＰＵと、複数のチャネ
ルと、サービスプロセッサとを含む情報処理装置におい
て、前記ユニットおよび前記チャネルの各々にシフトレ
ジスタの如く動作するスキャンリングを設け、前記サー
ビスプロセッサに設けられているスキャンアドレスレジ
スタに所定のデータを設定してスキャンイン／アウト動
作を全ての前記スキャンリングを介して行い、その結果
得られたデータを判別することによりＣＰＵ及びチャネ
ルのハードウェア実装状態を検出するようにしたことを
特徴とする情報処理装置の実装状態検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61162073A JPS6319048A (ja) | 1986-07-11 | 1986-07-11 | 情報処理装置の実装状態検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61162073A JPS6319048A (ja) | 1986-07-11 | 1986-07-11 | 情報処理装置の実装状態検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6319048A true JPS6319048A (ja) | 1988-01-26 |
Family
ID=15747575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61162073A Pending JPS6319048A (ja) | 1986-07-11 | 1986-07-11 | 情報処理装置の実装状態検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6319048A (ja) |
-
1986
- 1986-07-11 JP JP61162073A patent/JPS6319048A/ja active Pending
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