JPH0593764A - 論理回路の検査装置 - Google Patents
論理回路の検査装置Info
- Publication number
- JPH0593764A JPH0593764A JP3254898A JP25489891A JPH0593764A JP H0593764 A JPH0593764 A JP H0593764A JP 3254898 A JP3254898 A JP 3254898A JP 25489891 A JP25489891 A JP 25489891A JP H0593764 A JPH0593764 A JP H0593764A
- Authority
- JP
- Japan
- Prior art keywords
- register
- clock
- signal
- scan path
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 abstract 1
- 238000007689 inspection Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000001422 normality test Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【構成】 試験用データを書込みレジスタに記憶させて
おき、それを被試験回路のスキャンパスレジスタを介し
て読出したして読出しレジスタに記憶しておき、試験用
データの読出しが終了したときそれを書込みレジスタに
書込んだ内容と照合する。 【効果】 試験用ハードウエアおよびと試験用データを
作成するためのソフトウエアの負担を軽減することがで
きる。また試験を高速化することができる。
おき、それを被試験回路のスキャンパスレジスタを介し
て読出したして読出しレジスタに記憶しておき、試験用
データの読出しが終了したときそれを書込みレジスタに
書込んだ内容と照合する。 【効果】 試験用ハードウエアおよびと試験用データを
作成するためのソフトウエアの負担を軽減することがで
きる。また試験を高速化することができる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータの演算装
置等に使用する論理回路の検査装置に関し、特にその構
成要素の一部のスキャンパスレジスタを検査するための
検査装置に関する。
置等に使用する論理回路の検査装置に関し、特にその構
成要素の一部のスキャンパスレジスタを検査するための
検査装置に関する。
【０００２】
【従来の技術】コンピュータの演算装置等に使用する論
理回路は、順序回路と組合せ回路とによって構成されて
いるが、そのうちの順序回路を構成するスキャンパスレ
ジスタを検査するための従来の検査装置は、被試験回路
に含まれていて通常の動作のときには個別に動作してい
る各スキャンパスレジスタを構成している個々のフリッ
プフロップを、直列に接続して連続スキャンパスレジス
タとし、その連続スキャンパスレジスタのビット列と同
じ長さのビット列を有するレジスタを被試験回路に直列
に接続し、上記レジスタに特定の試験用パターンを書込
み、それを連続スキャンパスレジスタを介して読出すこ
とによって各スキャンパスレジスタの正常性の検査と、
障害があったときの障害場所の解析とを行っている。
理回路は、順序回路と組合せ回路とによって構成されて
いるが、そのうちの順序回路を構成するスキャンパスレ
ジスタを検査するための従来の検査装置は、被試験回路
に含まれていて通常の動作のときには個別に動作してい
る各スキャンパスレジスタを構成している個々のフリッ
プフロップを、直列に接続して連続スキャンパスレジス
タとし、その連続スキャンパスレジスタのビット列と同
じ長さのビット列を有するレジスタを被試験回路に直列
に接続し、上記レジスタに特定の試験用パターンを書込
み、それを連続スキャンパスレジスタを介して読出すこ
とによって各スキャンパスレジスタの正常性の検査と、
障害があったときの障害場所の解析とを行っている。
【０００３】
【発明が解決しようとする課題】上述したような従来の
論理回路のスキャンパスレジスタの検査装置は、被試験
回路のスキャンパスレジスタを連続させた長さのビット
列を有するレジスタを必要とし、またそれに書込むため
の同じ長さの特定の試験用データが必要である。一般
に、論理回路のスキャンパスレジスタを連続させた長さ
は、その論理回路の種類によって異なる。従って、従来
の論理回路のスキャンパスレジスタの検査装置は、論理
回路の各種類に対応するレジスタおよび試験用データと
を用意しておかなければならないため、ソフトウエアお
よびハードウエアの両面において相当の負担がかかると
いう欠点を有している。また、試験のとき、連続スキャ
ンパスレジスタの全ビットについて比較を行うため、試
験を高速化することが困難であるという欠点も有してい
る。
論理回路のスキャンパスレジスタの検査装置は、被試験
回路のスキャンパスレジスタを連続させた長さのビット
列を有するレジスタを必要とし、またそれに書込むため
の同じ長さの特定の試験用データが必要である。一般
に、論理回路のスキャンパスレジスタを連続させた長さ
は、その論理回路の種類によって異なる。従って、従来
の論理回路のスキャンパスレジスタの検査装置は、論理
回路の各種類に対応するレジスタおよび試験用データと
を用意しておかなければならないため、ソフトウエアお
よびハードウエアの両面において相当の負担がかかると
いう欠点を有している。また、試験のとき、連続スキャ
ンパスレジスタの全ビットについて比較を行うため、試
験を高速化することが困難であるという欠点も有してい
る。
【０００４】
【課題を解決するための手段】本発明の論理回路の検査
装置は、クロック信号の送出を行い停止信号を入力して
動作を停止させるクロック発生器と、動作を開始すると
きの値を任意の値に設定することができ前記クロック発
生器からの前記クロック信号の１クロック毎に（−１）
の減算を行う減算カウンタと、前記減算カウンタの内容
が“０”になったときにそれを検出して前記クロック発
生器に対して前記停止信号を送出する検出器と、あらか
じめ試験用データを記憶しておき前記クロック信号によ
って１ビットずつシフトを行ってその出力信号を被試験
回路のスキャンパスレジスタに対して送出する書込みレ
ジスタと、前記試験用データを前記被試験回路の前記ス
キャンパスレジスタを介して読出して記憶しクロック信
号の送出が停止したときそれを上位装置に対して送出す
る読出しレジスタと、前記被試験回路の前記スキャンパ
スレジスタを試験モードに設定する入力設定回路とを備
えている。
装置は、クロック信号の送出を行い停止信号を入力して
動作を停止させるクロック発生器と、動作を開始すると
きの値を任意の値に設定することができ前記クロック発
生器からの前記クロック信号の１クロック毎に（−１）
の減算を行う減算カウンタと、前記減算カウンタの内容
が“０”になったときにそれを検出して前記クロック発
生器に対して前記停止信号を送出する検出器と、あらか
じめ試験用データを記憶しておき前記クロック信号によ
って１ビットずつシフトを行ってその出力信号を被試験
回路のスキャンパスレジスタに対して送出する書込みレ
ジスタと、前記試験用データを前記被試験回路の前記ス
キャンパスレジスタを介して読出して記憶しクロック信
号の送出が停止したときそれを上位装置に対して送出す
る読出しレジスタと、前記被試験回路の前記スキャンパ
スレジスタを試験モードに設定する入力設定回路とを備
えている。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は本発明の一実施例を示すブロック図
である。
である。
【０００７】図１において、入力設定回路７は、通常の
動作（通常モード）のときは個別に動作している被試験
回路８に含まれる各スキャンパスレジスタを構成してい
る個々のフリップフロップを直列に接続して連続スキャ
ンパスレジスタとすることによって、スキャンパスレジ
スタを試験モードに設定するための回路である。被試験
回路８は、内部にスキャンパスレジスタ１０を有し、入
力設定回路７からの指令によってスキャンパスレジスタ
１０を試験モードに設定する。
動作（通常モード）のときは個別に動作している被試験
回路８に含まれる各スキャンパスレジスタを構成してい
る個々のフリップフロップを直列に接続して連続スキャ
ンパスレジスタとすることによって、スキャンパスレジ
スタを試験モードに設定するための回路である。被試験
回路８は、内部にスキャンパスレジスタ１０を有し、入
力設定回路７からの指令によってスキャンパスレジスタ
１０を試験モードに設定する。
【０００８】書込みレジスタ５は、通常１６〜３２ビッ
ト程度の長さを有しており、データバス６を介して試験
用データをあらかじめ書込まれれている。減算カウンタ
２は、被試験回路８のスキャンパスレジスタ１０の長さ
と書込みレジスタ５の長さとを加算した数値をセットさ
れ、クロック発生器１からのクロック信号４によって減
算を行う。検出器３は、減算カウンタ２の内容が“０”
になったときにそれを検出してクロック発生器１に対し
て停止信号１０を送出する。読出しレジスタ９は、書込
みレジスタ５の試験用データを被試験回路８のスキャン
パスレジスタ１０を介して読出し、それを一時的に記憶
する。
ト程度の長さを有しており、データバス６を介して試験
用データをあらかじめ書込まれれている。減算カウンタ
２は、被試験回路８のスキャンパスレジスタ１０の長さ
と書込みレジスタ５の長さとを加算した数値をセットさ
れ、クロック発生器１からのクロック信号４によって減
算を行う。検出器３は、減算カウンタ２の内容が“０”
になったときにそれを検出してクロック発生器１に対し
て停止信号１０を送出する。読出しレジスタ９は、書込
みレジスタ５の試験用データを被試験回路８のスキャン
パスレジスタ１０を介して読出し、それを一時的に記憶
する。
【０００９】上述のように構成した論理回路の検査装置
は、クロック発生器１が動作を開始すると、減算カウン
タ２および書込みレジスタ５およびスキャンパスレジス
タ１０および読出しレジスタ９に対してクロック信号４
が送出される。減算カウンタ２は、クロック信号４の１
クロック毎に（−１）の減算を行う。書込みレジスタ５
は、クロック信号４の１クロック毎に１ビットずつシフ
トを行ってその出力信号１１をスキャンパスレジスタ１
０に対して送出する。スキャンパスレジスタ１０の出力
端子は、読出しレジスタ９の入力端子に接続されている
ため、これによってスキャンパスレジスタ１０の出力の
読出し信号１２は、順次に読出しレジスタ９に入力す
る。従って、書込みレジスタ５の内容は、スキャンパス
レジスタ１０を経由して読出しレジスタ９に伝達され
る。
は、クロック発生器１が動作を開始すると、減算カウン
タ２および書込みレジスタ５およびスキャンパスレジス
タ１０および読出しレジスタ９に対してクロック信号４
が送出される。減算カウンタ２は、クロック信号４の１
クロック毎に（−１）の減算を行う。書込みレジスタ５
は、クロック信号４の１クロック毎に１ビットずつシフ
トを行ってその出力信号１１をスキャンパスレジスタ１
０に対して送出する。スキャンパスレジスタ１０の出力
端子は、読出しレジスタ９の入力端子に接続されている
ため、これによってスキャンパスレジスタ１０の出力の
読出し信号１２は、順次に読出しレジスタ９に入力す
る。従って、書込みレジスタ５の内容は、スキャンパス
レジスタ１０を経由して読出しレジスタ９に伝達され
る。
【００１０】減算カウンタ２の内容が“０”になると、
検出器３が動作してクロック発生器１に対して停止信号
１３を送出する。これによってクロック発生器１の動作
が停止し、これに伴って書込みレジスタ５およびスキャ
ンパスレジスタ１０および読出しレジスタ９の動作も停
止する。この時点では、書込みレジスタ５の内容はすべ
て読出しレジスタ９に転送されている。従って、読出し
レジスタ９の内容をデータバス６を介して上位装置に送
出し、そこで書込みレジスタ５に書込んだ内容と照合す
ることにより、スキャンパスレジスタ１０の動作が正常
であるか否かを調べる。
検出器３が動作してクロック発生器１に対して停止信号
１３を送出する。これによってクロック発生器１の動作
が停止し、これに伴って書込みレジスタ５およびスキャ
ンパスレジスタ１０および読出しレジスタ９の動作も停
止する。この時点では、書込みレジスタ５の内容はすべ
て読出しレジスタ９に転送されている。従って、読出し
レジスタ９の内容をデータバス６を介して上位装置に送
出し、そこで書込みレジスタ５に書込んだ内容と照合す
ることにより、スキャンパスレジスタ１０の動作が正常
であるか否かを調べる。
【００１１】書込みレジスタ５に書込む試験用データを
複数種類用意し、それらを順次に実行させることによ
り、スキャンパスレジスタ１０の動作の試験用データの
パターンに関する依存性についても調べることができ
る。
複数種類用意し、それらを順次に実行させることによ
り、スキャンパスレジスタ１０の動作の試験用データの
パターンに関する依存性についても調べることができ
る。
【００１２】
【発明の効果】以上説明したように、本発明の論理回路
の検査装置は、試験用データを書込みレジスタに記憶さ
せておき、それを被試験回路のスキャンパスレジスタを
介して読出したして読出しレジスタに記憶しておき、試
験用データの読出しが終了したときそれを書込みレジス
タに書込んだ内容と照合するようにすることにより、試
験用ハードウエアおよびと試験用データを作成するため
のソフトウエアの負担を軽減することができという効果
がある。また試験を高速化することができるという効果
もある。
の検査装置は、試験用データを書込みレジスタに記憶さ
せておき、それを被試験回路のスキャンパスレジスタを
介して読出したして読出しレジスタに記憶しておき、試
験用データの読出しが終了したときそれを書込みレジス
タに書込んだ内容と照合するようにすることにより、試
験用ハードウエアおよびと試験用データを作成するため
のソフトウエアの負担を軽減することができという効果
がある。また試験を高速化することができるという効果
もある。
【図１】本発明の一実施例を示すブロック図である。
１ クロック発生器 ２ 減算カウンタ ３ 検出器 ４ クロック信号 ５ 書込みレジスタ ６ データバス ７ 入力設定回路 ８ 被試験回路 ９ 読出しレジスタ １０ スキャンパスレジスタ １１ 出力信号 １２ 読出し信号 １３ 停止信号
Claims (2)
- 【請求項１】 クロック信号の送出を行い停止信号を入
力して動作を停止させるクロック発生器と、動作を開始
するときの値を任意の値に設定することができ前記クロ
ック発生器からの前記クロック信号の１クロック毎に
（−１）の減算を行う減算カウンタと、前記減算カウン
タの内容が“０”になったときにそれを検出して前記ク
ロック発生器に対して前記停止信号を送出する検出器
と、あらかじめ試験用データを記憶しておき前記クロッ
ク信号によって１ビットずつシフトを行ってその出力信
号を被試験回路のスキャンパスレジスタに対して送出す
る書込みレジスタと、前記試験用データを前記被試験回
路の前記スキャンパスレジスタを介して読出して記憶し
クロック信号の送出が停止したときそれを上位装置に対
して送出する読出しレジスタとを備えることを特徴とす
る論理回路の検査装置。 - 【請求項２】 クロック信号の送出を行い停止信号を入
力して動作を停止させるクロック発生器と、動作を開始
するときの値を任意の値に設定することができ前記クロ
ック発生器からの前記クロック信号の１クロック毎に
（−１）の減算を行う減算カウンタと、前記減算カウン
タの内容が“０”になったときにそれを検出して前記ク
ロック発生器に対して前記停止信号を送出する検出器
と、あらかじめ試験用データを記憶しておき前記クロッ
ク信号によって１ビットずつシフトを行ってその出力信
号を被試験回路のスキャンパスレジスタに対して送出す
る書込みレジスタと、前記試験用データを前記被試験回
路の前記スキャンパスレジスタを介して読出して記憶し
クロック信号の送出が停止したときそれを上位装置に対
して送出する読出しレジスタと、前記被試験回路の前記
スキャンパスレジスタを試験モードに設定する入力設定
回路とを備えることを特徴とする論理回路の検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254898A JP3024310B2 (ja) | 1991-10-02 | 1991-10-02 | 論理回路の検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254898A JP3024310B2 (ja) | 1991-10-02 | 1991-10-02 | 論理回路の検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0593764A true JPH0593764A (ja) | 1993-04-16 |
| JP3024310B2 JP3024310B2 (ja) | 2000-03-21 |
Family
ID=17271380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3254898A Expired - Fee Related JP3024310B2 (ja) | 1991-10-02 | 1991-10-02 | 論理回路の検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024310B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理ｌｓｉテスト回路 |
-
1991
- 1991-10-02 JP JP3254898A patent/JP3024310B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理ｌｓｉテスト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3024310B2 (ja) | 2000-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4023142A (en) | Common diagnostic bus for computer systems to enable testing concurrently with normal system operation | |
| KR0149891B1 (ko) | 버스상태분석기 및 그 내부버스시험방법 | |
| CN117076337B (zh) | 一种数据传输方法、装置、电子设备及可读存储介质 | |
| JPS6226734B2 (ja) | ||
| JPH0593764A (ja) | 論理回路の検査装置 | |
| JPH11259335A (ja) | トレーサ装置、トレースデータ圧縮方法および圧縮トレースデータ読み出し方法 | |
| JPS6153579A (ja) | 論理回路機能試験機 | |
| JP3228126B2 (ja) | 試験システム | |
| JP2810342B2 (ja) | Ｉｃ試験装置 | |
| JPS62122000A (ja) | 記憶素子 | |
| JPH02213951A (ja) | データ設定シミュレータ | |
| JPH026772A (ja) | 集積回路 | |
| JPS6210390B2 (ja) | ||
| JPS60549A (ja) | メモリ試験方式 | |
| JPH023147B2 (ja) | ||
| JPS61273641A (ja) | 論理シミユレ−シヨン装置 | |
| JPH05241868A (ja) | メモリエラー訂正・検出回路の試験システム | |
| JPS6142299B2 (ja) | ||
| JPH0520115A (ja) | 情報処理装置の擬似障害試験方式 | |
| JPH04220729A (ja) | 情報処理装置 | |
| JPS5856050A (ja) | 装置間デ−タ信号トレ−ス装置 | |
| JPH10312305A (ja) | 試験方法 | |
| JPS6212541B2 (ja) | ||
| JPH04315069A (ja) | 圧縮パターン生成方式 | |
| JPH0573347A (ja) | エミユレーシヨン装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991221 |
|
| LAPS | Cancellation because of no payment of annual fees |