JPS58209252A - 符号識別再生回路 - Google Patents
符号識別再生回路Info
- Publication number
- JPS58209252A JPS58209252A JP57092510A JP9251082A JPS58209252A JP S58209252 A JPS58209252 A JP S58209252A JP 57092510 A JP57092510 A JP 57092510A JP 9251082 A JP9251082 A JP 9251082A JP S58209252 A JPS58209252 A JP S58209252A
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- JP
- Japan
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- circuit
- timing
- signal
- clock
- output
- Prior art date
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- Pending
Links
- 230000001172 regenerating effect Effects 0.000 title 1
- 230000003111 delayed effect Effects 0.000 claims abstract description 8
- 238000000605 extraction Methods 0.000 claims description 9
- 230000008929 regeneration Effects 0.000 claims description 2
- 238000011069 regeneration method Methods 0.000 claims description 2
- 238000007493 shaping process Methods 0.000 abstract description 10
- 230000006866 deterioration Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 10
- 238000001514 detection method Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰＣＭ通イ＝装置における符号識別再生回路に
関する。
関する。
ＰＣＭ中継器及び端局装置等の符号識別再生回路は、受
信ＰＣＭ信号のパルス列から同期用のタイミング波を抽
出してクロック用パルスをつくると共に９等価的にタイ
ミング偏差となるところの伝送路での波形ひずみによる
パルス幅変動を除去するために７リツノフロツノ回路に
書き込んで・ξルス幅変動のない信号をとり出す。その
場合、このフリツノフロップ回路に書き込む時点は符号
誤シを最小にすべく一般には入カバターンの中央に設定
される。
信ＰＣＭ信号のパルス列から同期用のタイミング波を抽
出してクロック用パルスをつくると共に９等価的にタイ
ミング偏差となるところの伝送路での波形ひずみによる
パルス幅変動を除去するために７リツノフロツノ回路に
書き込んで・ξルス幅変動のない信号をとり出す。その
場合、このフリツノフロップ回路に書き込む時点は符号
誤シを最小にすべく一般には入カバターンの中央に設定
される。
この種の符号識別再生回路では、一般に、タイミング抽
出回路によりタイミングクロ、りを１４ｆ ｔこのタイ
ミングクロックを用いてフリツノフロップ回路に書き込
んでいく。しかしながら、従来使用された入力／やター
ンの中心の時点でフリツノフロップ回路に書き込むため
にタイミングクロックを遅延するだめの遅延回路は、調
整が容易に行なえないという欠点があった。
出回路によりタイミングクロ、りを１４ｆ ｔこのタイ
ミングクロックを用いてフリツノフロップ回路に書き込
んでいく。しかしながら、従来使用された入力／やター
ンの中心の時点でフリツノフロップ回路に書き込むため
にタイミングクロックを遅延するだめの遅延回路は、調
整が容易に行なえないという欠点があった。
本発明の目的は、上記欠点を解決し、常に受信ＰＣＭ信
号の）Ｊ？ターンの中心の時点でフリツノフロップ回路
に書き込ませてタイミング偏差による符号誤シ率の劣化
を防ぐことができる符シ）蔵別丹生回路を提供すること
にある。
号の）Ｊ？ターンの中心の時点でフリツノフロップ回路
に書き込ませてタイミング偏差による符号誤シ率の劣化
を防ぐことができる符シ）蔵別丹生回路を提供すること
にある。
本発明によれば、受信ＰＣＭ信号からタイミング抽出回
路によシタイミング抽出されたタイミングクロックを用
いて符号識別する符号識別再生回路において、前記タイ
ミングクロックを受けて制御信号により遅延量が制御さ
れる遅延されたタイミングクロックを出力する可変遅延
手段と、前記ＰＣＭ信号と前記遅延されたタイミングク
ロックによシ識別再生された信号との位相差を検出する
手段と、その検出された位相差の値とあらかじめ設定さ
れた基準値とを比較して前記制御信号を発する手段とを
有することを特徴とする符号識別再生回路が得られる。
路によシタイミング抽出されたタイミングクロックを用
いて符号識別する符号識別再生回路において、前記タイ
ミングクロックを受けて制御信号により遅延量が制御さ
れる遅延されたタイミングクロックを出力する可変遅延
手段と、前記ＰＣＭ信号と前記遅延されたタイミングク
ロックによシ識別再生された信号との位相差を検出する
手段と、その検出された位相差の値とあらかじめ設定さ
れた基準値とを比較して前記制御信号を発する手段とを
有することを特徴とする符号識別再生回路が得られる。
以下図面を参照して詳細に説明する。
第１図は従来の符号識別再生回路の構成を示したブロッ
ク図である。また、第２図は、第１図の各部の波形を示
した図である。以下、第１図と第２図を用いて従来の回
路の動作について説明する。
ク図である。また、第２図は、第１図の各部の波形を示
した図である。以下、第１図と第２図を用いて従来の回
路の動作について説明する。
受信人力ＰＣＭ （ｉ号Ａは、ノック成分を含んでいる
ので、パルス整形回路１の出力Ｂをタイミングクロック
Ｃを用いてフリップフロツノ回路２に占き込み、ジッタ
を除去する必要がある。タイミングクロックＣはタイミ
ング抽出回路３によりイｑられるが、）母ターンＢの中
心時点でフリ、ノフロップ回路２に書き込むために、フ
リップフロッグ回路２は、遅延回路４によシ、タイミン
グクロ、りＣをパターンＢの中心の時点に一致する遅延
時間τだけ遅延されたタイミングクロックＤで山き込ま
れ、符号識別された信号Ｅを出力する。このとき、遅延
回路４では、遅延時間τを得るためにタップの選択をす
る必要がある。
ので、パルス整形回路１の出力Ｂをタイミングクロック
Ｃを用いてフリップフロツノ回路２に占き込み、ジッタ
を除去する必要がある。タイミングクロックＣはタイミ
ング抽出回路３によりイｑられるが、）母ターンＢの中
心時点でフリ、ノフロップ回路２に書き込むために、フ
リップフロッグ回路２は、遅延回路４によシ、タイミン
グクロ、りＣをパターンＢの中心の時点に一致する遅延
時間τだけ遅延されたタイミングクロックＤで山き込ま
れ、符号識別された信号Ｅを出力する。このとき、遅延
回路４では、遅延時間τを得るためにタップの選択をす
る必要がある。
このような遅延回路のタップの切替えにより識別時点を
調整する回路構成では、タップの切替えが簡単に行なえ
ないという欠点がある。また、タイミング抽出回路や、
遅延線等を用いた遅延回路第３図は本発明による符号識
別内生回路の一実施例の構成を示したブロック図である
。Ｉイ］において、第１図と同一の記号は同一の機能を
有するものであシ、５は可変遅延回路、６は位相差検出
回路、７は比較回路を示している。可変遅延回路５は９
周波ａ２逓倍回路５１．三角波発生回路５２゜パルス整
形回路５３ 、１／２分周回路５４から構成される。ま
た位相差検出回路６は１位相比較回路６１及びロー・ぐ
スフイルタロ２から構成される。
調整する回路構成では、タップの切替えが簡単に行なえ
ないという欠点がある。また、タイミング抽出回路や、
遅延線等を用いた遅延回路第３図は本発明による符号識
別内生回路の一実施例の構成を示したブロック図である
。Ｉイ］において、第１図と同一の記号は同一の機能を
有するものであシ、５は可変遅延回路、６は位相差検出
回路、７は比較回路を示している。可変遅延回路５は９
周波ａ２逓倍回路５１．三角波発生回路５２゜パルス整
形回路５３ 、１／２分周回路５４から構成される。ま
た位相差検出回路６は１位相比較回路６１及びロー・ぐ
スフイルタロ２から構成される。
第３図を参照すると、受信ＰＣＭ信号は、パルス整形回
路１により・ぐルス整形されると共に、タイミング抽出
回路３によシタイミングクロックが作られる。このタイ
ミングクロックは、可変遅延回路５によシ遅延され、前
記・ぐルス整形回路１によシパルス整形されたＰＣＭ信
号をフリップフロップ２に書き込むタイミングとする。
路１により・ぐルス整形されると共に、タイミング抽出
回路３によシタイミングクロックが作られる。このタイ
ミングクロックは、可変遅延回路５によシ遅延され、前
記・ぐルス整形回路１によシパルス整形されたＰＣＭ信
号をフリップフロップ２に書き込むタイミングとする。
このフリップフロッグ回路２の出力と前記・ぐルス整形
されたＰＣＭ信号との位相差を位相差検出回路６によシ
検出する。この検出された位相差の値とあらかじめ設定
された基準値とを比較回路７によシ比較する。この比較
回路７の出力Ｈｔｃより可変遅延回路５の遅延量を制御
する。よって、この遅延量は１位相差検出回路６の出力
と前記基準値とが一致する方向に制御される。また、前
記基準値は、フリップフロッグ回路２が受信ＰＣＭ信号
の中央の時点を識別タイミングとしたときに位相差検出
回路６から出力される値を設定する。
されたＰＣＭ信号との位相差を位相差検出回路６によシ
検出する。この検出された位相差の値とあらかじめ設定
された基準値とを比較回路７によシ比較する。この比較
回路７の出力Ｈｔｃより可変遅延回路５の遅延量を制御
する。よって、この遅延量は１位相差検出回路６の出力
と前記基準値とが一致する方向に制御される。また、前
記基準値は、フリップフロッグ回路２が受信ＰＣＭ信号
の中央の時点を識別タイミングとしたときに位相差検出
回路６から出力される値を設定する。
第４図は第３図の可変遅延回路の各部の波形を示した図
でおる。以下第３図と第４図をン照して可変遅延回路の
動作について説明する。
でおる。以下第３図と第４図をン照して可変遅延回路の
動作について説明する。
タイミング抽出回路３から出力されるタイミングクロッ
クＦは１周波数２逓倍回路５１によ９２倍のクロックパ
ルスＧとなシ、このクロ、クツぐルスＧは三角波発生回
路５２のリセットパルスとなる。この三角波発生回路５
２から出力される三角波Ｈは、比較回路７から出力され
る制御（言号を閾値イとして、ノクルス整形回路５３に
より・ぐルス整形された信号Ｊになる。このパルス整形
されたイ。
クＦは１周波数２逓倍回路５１によ９２倍のクロックパ
ルスＧとなシ、このクロ、クツぐルスＧは三角波発生回
路５２のリセットパルスとなる。この三角波発生回路５
２から出力される三角波Ｈは、比較回路７から出力され
る制御（言号を閾値イとして、ノクルス整形回路５３に
より・ぐルス整形された信号Ｊになる。このパルス整形
されたイ。
号Ｊは、１／２分周回路５４によシもとのクロ゛ツク速
度にもどされ、識別タイミングクロック、即ち遅延され
たタイミングクロックにとなる。以上の説明では、三角
波Ｈにおいてイを閾値とした場合であるが１口が閾値の
場合は、パルスジに形回路５３及び１／２分周回路５４
の出力が、それぞれＬ及びＭとなる。このように、比較
回路７の出力によシ、タイミング抽出回路３から出力さ
れるタイミングクロックＦの位相、即ち遅延量が制御さ
れることがわかる。
度にもどされ、識別タイミングクロック、即ち遅延され
たタイミングクロックにとなる。以上の説明では、三角
波Ｈにおいてイを閾値とした場合であるが１口が閾値の
場合は、パルスジに形回路５３及び１／２分周回路５４
の出力が、それぞれＬ及びＭとなる。このように、比較
回路７の出力によシ、タイミング抽出回路３から出力さ
れるタイミングクロックＦの位相、即ち遅延量が制御さ
れることがわかる。
第５図は第３図の位相差検出回路の動作を説明するため
の波形図である。以下第３図と第５図を参照して位相差
検出回路の動作について説明する。
の波形図である。以下第３図と第５図を参照して位相差
検出回路の動作について説明する。
Ｐがフリップフロップ回、枠２の入力で、Ｑが可変遅延
回路５から出力され゛る識別タイミングクロックを示し
ている。Ｑにおいて、太い実線が最適時点の１点線が進
んでいる場合の、細い実線が遅れている場合のクロック
をそれぞれあられしている。識別タイミングクロックＱ
が最適時点のときのフリップフロップ回路２の出力がＲ
となシ、そのときの位相比較回路６１の出力はＳとなる
。一方、識別タイミングクロックＱが進んでいる場合は
９位相比較回路６１の出力はＴとなシ、遅れている場合
はＵのようになる。したがって１位相比較回路６１の出
力をローパスフィルタ６２に入力すれば、フリップフロ
ップ回路３の入力ｆａ号と出力信号との位相差を検出出
来る。
回路５から出力され゛る識別タイミングクロックを示し
ている。Ｑにおいて、太い実線が最適時点の１点線が進
んでいる場合の、細い実線が遅れている場合のクロック
をそれぞれあられしている。識別タイミングクロックＱ
が最適時点のときのフリップフロップ回路２の出力がＲ
となシ、そのときの位相比較回路６１の出力はＳとなる
。一方、識別タイミングクロックＱが進んでいる場合は
９位相比較回路６１の出力はＴとなシ、遅れている場合
はＵのようになる。したがって１位相比較回路６１の出
力をローパスフィルタ６２に入力すれば、フリップフロ
ップ回路３の入力ｆａ号と出力信号との位相差を検出出
来る。
以上の説明で明らかなように９本発明によれば。
タイミングクロックの遅延量を容易に調整でき。
また遅延線等を使用することによる温１庄変動によるタ
イミング変動が実質上なくなシ、常に入力ＰＣＭ信号の
・ぞターンの中心の時点で識別することが出来るので、
符号誤シ率の劣化を防止できるという効果がある。
イミング変動が実質上なくなシ、常に入力ＰＣＭ信号の
・ぞターンの中心の時点で識別することが出来るので、
符号誤シ率の劣化を防止できるという効果がある。
第１図は従来の符号識別再生回路の構成を示したブロッ
ク図、第２図は第１図の各部の波形を示した図、第３図
は本発明による符号識別再生回路の一実施例の構成を示
したブロック図、第４図は第３図の可変遅延回路の各部
の波形を示した図。 第５図は第３図の位相差検出回路の動作を説明するため
の波形図である。 記号の説明＝１はパルス整形回路、２はフリップフロッ
プ回路、３はタイミング抽出回路、４は遅延回路、５は
可変遅延回路、６は位４月ル検出回路、７は比較回路、
５１は周波数２逓倍回路。 ５２は三角波発生回路、５３はパルス整形回路。 ５４はＩ／２分周回路、６１は位相比較回路、６２はロ
ーノやスフィルタをそれぞれあられしている。 篤２図 ハ 苓４図 １ ト「−二」Ｔ「
ク図、第２図は第１図の各部の波形を示した図、第３図
は本発明による符号識別再生回路の一実施例の構成を示
したブロック図、第４図は第３図の可変遅延回路の各部
の波形を示した図。 第５図は第３図の位相差検出回路の動作を説明するため
の波形図である。 記号の説明＝１はパルス整形回路、２はフリップフロッ
プ回路、３はタイミング抽出回路、４は遅延回路、５は
可変遅延回路、６は位４月ル検出回路、７は比較回路、
５１は周波数２逓倍回路。 ５２は三角波発生回路、５３はパルス整形回路。 ５４はＩ／２分周回路、６１は位相比較回路、６２はロ
ーノやスフィルタをそれぞれあられしている。 篤２図 ハ 苓４図 １ ト「−二」Ｔ「
Claims (1)
- 】、 受信ＰＣＭ信号からタイミング抽出回路によシタ
イミング抽出されたタイミングクロックを用いて符号識
別する符号識別再生回路において、前記タイミングクロ
ックを受けて制御信号によシ遅延量が制御される遅延さ
れたタイミングクロックを出力する可変遅延手段と、前
記ＰＣＭ信号と前記遅延されたタイミングクロックによ
シ識別再生された信号との位相差を検出する手段と、該
検出された位相差の値とあらかじめ設定された基準値と
を比較して前記制御信号を発する手段とを有することを
特徴とする符号識別再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092510A JPS58209252A (ja) | 1982-05-31 | 1982-05-31 | 符号識別再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092510A JPS58209252A (ja) | 1982-05-31 | 1982-05-31 | 符号識別再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58209252A true JPS58209252A (ja) | 1983-12-06 |
Family
ID=14056303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57092510A Pending JPS58209252A (ja) | 1982-05-31 | 1982-05-31 | 符号識別再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58209252A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145645A (ja) * | 1984-06-07 | 1986-03-05 | ブリテイシユ・テレコミユニケ−シヨンズ・パブリツク・リミテツド・カンパニ | タイミング制御回路およびタイミング再生回路 |
| JPS6190558A (ja) * | 1984-10-09 | 1986-05-08 | Matsushita Electric Ind Co Ltd | 留守番電話装置 |
| JPH0588036U (ja) * | 1992-04-24 | 1993-11-26 | 日本電気ホームエレクトロニクス株式会社 | クロックパルスの位相調整回路 |
-
1982
- 1982-05-31 JP JP57092510A patent/JPS58209252A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145645A (ja) * | 1984-06-07 | 1986-03-05 | ブリテイシユ・テレコミユニケ−シヨンズ・パブリツク・リミテツド・カンパニ | タイミング制御回路およびタイミング再生回路 |
| JPS6190558A (ja) * | 1984-10-09 | 1986-05-08 | Matsushita Electric Ind Co Ltd | 留守番電話装置 |
| JPH0588036U (ja) * | 1992-04-24 | 1993-11-26 | 日本電気ホームエレクトロニクス株式会社 | クロックパルスの位相調整回路 |
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