JPS63192149A - デ−タバス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、マイクロコンピュータ等においてＣＰＵ（
中央処理装置）とメモリ回路等の周辺装置とを結ぶ双方
向性のデータバスの接続および切゛離しの制御ならびに
方向制御を行うデータバス制御装置に関するものである
。

〔従来の技術］ 第４図はマイクロコンピュータの一般的な構成の一例の
ブロック図を示している。このマイクロコンビ１−夕は
、第４図に示すように、ＣＰ　ＩＪ　１と周辺回路であ
るメモリ回ＷＲ２，入出力回路３およびインタフェース
回路４とをバス５で接続している。

第５図はＣＰＬｌｌに接続されるバス５を具体的に示す
ブロック図である。バス５は、第５Ｆ！４に示すように
、単方向性のアドレスバス６と双方向性（１）チーｌバ
ス７とｍ方向性のコントロールバス８との３種類からな
り、コントロールバス８については、本発明に関係する
メモリリード信号線８ａおよびメモリライト信号線８ｂ
のみ図示している。

上記双方向性のデータバス７は、ＣＰＵＩがり−ドモー
ドの時はデータＤがＣＰＬＪＩに入る方向に流れ、ＣＰ
ＩＪＩがライトモードの時はデータ■がＣＰＵＩから出
る方向に流れる。アドレスＡＤとメモリリード信号Ｍ　
Ｅ　Ｍ　Ｒおよびメモリライト信号Ｍ　Ｐ、　Ｍ　Ｗは
、常にＣＰ　ＬＪ　１から出る方向に流れる。

第６図は第４図および第５図に示したマイクロコンピュ
ータにおけるリードモード時およびライトモード時のタ
イムチャートで、（ａ）はアドレス１石を、（ｂ）はメ
モリリード信号Ｍ　Ｅ　Ｍ　Ｒを、（ｃ）はメモリライ
ト信号ＭＥＭＷを、（ｄ）はデータＤをそれぞれ示して
いる。

このマイクロコンピュータは、リードモード時には、Ｃ
ＰＩＪＩが所定のアドレスＡ　Ｉ）を出力し、このアド
レス１石によって周辺回路のうち例えばメモリ回路２が
選択される。この後、メモリリード信号ＭＩＭＲがロー
レベルになると、選択されたメモリ回路２からデータＤ
が出力され、このデータＤがデータバス７上に現れる。

このデータＤは、メモリリード信号Ｍ　Ｐ、　Ｍ　Ｒが
ローレベルになった後メモリ回路２のアクセス時間経過
して安定し、メモリリード信号ＭＥＭＲがハイレベルに
なる直前に、ＣＰＬＪＩの内部のレジスタに読み込まれ
る。そして、メモリリード４８号ＭＥＭＲがハイレベル
になった後でメモリ回路２からのデータ百の出力が終了
する。

一方、ライトモード時には、ＣＰＬｌｌが所定のアドレ
スＡＤを出力し、このアドレスＡＤによって周辺回路の
うち例えばメモリ回路２が選択される。この後、メモリ
ライト信号ＭＥＭＷがローレベルになると同時にＣＰＵ
Ｉからデータバス７上にデータＤが出力される。そして
、メモリライト信号１１４ＲＭＷがハイレベルになった
ｔ＆ｃｐυｌからのデータＤの出力が終了する。メモリ
回路２へは、通常メモリライト信号ＭａＭＷがローレベ
ルからハイレベルに切換わるタイミングで書き込まれる
ことになる。

なお、第６図（ｄ）において、データ蹟は周辺回路であ
るメモリ回路２より出力され、データ夏〕２はＣＰＵＩ
より出力される。

また、ＣＰＵＩによる読み出し動作および書き込み動作
は、アドレス５を変更することによって、入出力回路３
やインタフェース回路４に対しして行うこともできる。

上記のように、マイクロコンピュータにおいては、リー
ドモード時とライトモード時とでデータ百の流れる方向
が逆になり、ｃｐｕｔと例えばメモリ回ＶｔＴｌ２との
間でデータ百の受は渡しを正しく行うには、アドレスＡ
Ｄとメモリリード信号富１マ１およびメモリライト信号
Ｍ　Ｐ、　Ｍ　Ｗとに基づきデータバス７と例えばメモ
リ回路２のデータ入力端子との接続、切離しの制御およ
びデータ五を流す方向を制御するデータバス制御装置を
設ける必要があり、メモリ回路２等の周辺回路はデータ
バス制御装置を含んで構成している。

第７図は第４図のマイクロコンピュータの具体的なブロ
ック図を示している。ただし、入出力回路３およびイン
タフェース回路４の図示は省いている。

このマイクロコンビエータは、第７図に示すように、Ｃ
ＰＵ　ｌとメモリ回１／３２とをアドレスバス６、デー
タバス７およびコントロールバス８（メモリリード信号
線８ａおよびメモリライト信号線８ｂのみを図示）で接
続している。

上記のアドレスバス６を通して周辺回路に与えられるア
ドレスＡＤは、例えば上位２ビツトの周辺Ｉｆｉｌ路選
択用アドレスと例えば下位１４ビツトのデータ記憶場所
アドレスとから構成され、データバス７を通るデータＤ
は例えば８ビツトである。

メモリ回路２は、アドレスバス６を信号反転用ｆ）４ン
バータ１１の入力端に接続し、インバータ１１の出力端
のうも下位１４ビツトをＲＡＭ１２のアドレス入力端に
接続してインバータ１１の出刃端のうち上位２ビツトを
比較器１３の一方の入力端に接続し、比較器１３の他方
の入力端には周辺回路選択用アドレス設定用の設定器１
４の出力端を接続している。

また、データバス７を双方向性ドライバ１５の一方の入
出力端に接続し、この双方向性ドライバ１５の他方の入
出力端をＲＡＭ１２のデータ入出力端に接続している。

また、メモリリード信号線８ａをバッファ１６を介して
ｒ！ＡＭ１２のメモリリード信号入力端に接続するとと
もに、メモリライト信号線８ｂをバッファ１７を介して
ＲＡＭ１２のメモリライト信号入力端に接続している。

また、比較′／％１３の出力端を双方向性ドライバ１５
の出力制御信号入力端に接続するとともに、バッファ１
６の出力端を双方向性ドライバ１５の方向制御信号入力
幅に接続する。

上記したマイクロコンピュータの中で、比較器１３、設
定器１４．双方向性ドライバ１５がデータバス制御装置
を構成する。

第８図および第９図は、第７図のマイクロコンビ、−一
夕のライトモード時およびリードモード時の動作を示す
タイムチャートである。第８図において、（ａ）はｃｐ
ｕ　ｉからアドレスバス６を通して出力されるアドレス
Ａ　Ｉ）を、（ｂ）は同じくメモリリード信号線８ａを
通して出力されるメモリリード信号Ｍ　Ｌ’　Ｍ　ｌ？
を、（Ｃ）は同じくメモリライト信号線８ｂを通して出
力されるメモリライト信号ＭＥＭＷを、（ｄ）は同じく
データバス７を通して出力されるデータ１〕を、（６）
はＲＡＭ１２および比較器１３に入力されるアドレスＡ
ｎを、（ｆ）は比較１１３の出力■すなわち双方向性ド
ライバ１５へ入力される出力制御信号ＯＣを、（ｇ）は
双方向性ドライバ１５へ入力される方向制御信号ＤＩＲ
すなわちＲＡＭ１２へ入力されるリード信号ｌ？を、（
ｈ）はＩ？ＡＭ１２へ入力されるライト信号Ｗをそれぞ
れ示している。また、第９図において、（ａ）はＣＰＵ
Ｉからアドレスバス６を通して出力されるアドレスＡＤ
を、（ｂ）は同じくメモリリード信号線８ａを通して出
力されるメモリリード信号Ｍ　Ｅ　Ｍ　Ｒを、（Ｃ）は
同じくメモリライト信号線８ｂを通して出力されるメモ
リライト信号Ｍ　Ｌｉ　Ｍ　Ｗを、（ｄ）はＲＡＭＩ　
２および比較８１３に入力されるアドレスＡＤを、（ｅ
’）は比較器１３の出力Ｔすなわち双方向性ドライバ１
５へ人力される出力制御信号σでを、（ｆｌは双方向性
ドライバ１５へ入力される方向制御信号ＤＩＲすなわち
ＲＡＭ１２へ入力されるリード信号正を、（ｇ）はＲＡ
Ｍ１２へ入力されるライト信号Ｗを、（ｈ）はＲＡＭ１
２から出力されるデータＤをそれぞれ示している。

ここで、第８図を参照して第７図のマイクロコンピュー
タのライトモード時の動作を説明する。

ＣＰ　ｔＪ　１からアドレスＡＤが出力されると、これ
より少し遅れてＲＡＭ１２および比較器１３ヘアドレス
ＡＤが入力される。また、ＣＰＵＩから出力されるメモ
リリード信号Ｍ８ＭＲはハイレベルのままであり、した
がってＲＡＭＩ　２へ入力されるリード信）４−πもハ
イレベルのままであり、さらに双方向性ドライバ１５へ
入力される方向制御信Ｍ）　Ｄ　Ｉ　Ｒもハイレベルの
ままである。

比較ｎ１３ヘアドレス八〇の上位ビットが入力されると
、このアドレスＡＤの上位ピントと設定器１４の出力と
が一致すれば、比較器１３の出力Ｙがローレベルになり
、したがって双方向性ドライバ１５の出力制御信号ＱＣ
がローレベルとなる。

このとき、方向？ｌ１１１御信号ＤＩＲがハイレベルで
あるので、出力制御信号ＱＣがローレベルとなった時点
から双方向性ドライバ１５がＣＰＵＩからＲＡＭ１２の
方向に導通する。

ＣＰ　ｔＪ　ｌからアドレス八〇が出力された後、ＣＩ
）　Ｕ　ｌから出力されるメモリライト信号Ｍ　Ｉ？、
　Ｍ　Ｗがローレベルになり、これと同時にデータＤが
ＣＰＵＩから出力される。メモリライト信号Ｍ　）？、
　ＭＷがローレベルになると、これより少し遅れてＲＡ
Ｍ１２へ入力されるライト信号Ｗがローレベルとなる。

このとき、双方向性ドライバ１５が導通しているので、
データ■は双方向性ドライバ１５で反転されてＲＡＭ１
２のデータ入出力端にデータＤとして入力される。

この後、メモリライト信号ＭＥＭＷがハイレベルとなり
、これより少し遅れてライト信号Ｗがハイレベルとなり
、このライト信号Ｗがローレベルからハイレベルに変化
するときにＲＡＭ１２のアドレス＾Ｄで指定された場所
にデータＤが書き込まれる。

この後、ある時間経過するとＣＰＵＩからのデータ了の
出力がなくなり、アドレスＡＤもメモリ回路２と対応し
ないものとなり、比較器１３の出カフがハイレベルとな
り、したがって双方向性ドライバ１５の出力制御信号了
τがハイレベルとなり、双方向性ドライバ１５が遮断す
る。

つぎに、第９図を参照して第７１！ｉ！！Ｉのマイクロ
コンピュータのリードモード時の動作を説明する。

ＣＰ　［１１からアドレスＡＤが出力されると、これよ
り少し遅れてＲＡＭ１２および比較１１３ヘアドレスＡ
Ｄが入力される。また、ＣＰ　ｔＪ　１から出力される
メモリライト信号ＭＥＭＷはハイレベルのままであり、
したがって、ＲＡＭ１２へ入力されるライト信号Ｗもハ
イレベルのままである。また、メモリリード信号Ｍ　Ｆ
、　Ｍ　Ｒはハイレベルであり、双方向性ドライバ１５
へ入力される方向制御信号Ｄｌｒ？もハイレベルである
。

比較器１３ヘアドレスＡＤの上位ビットが入力されると
、このアドレス八りの上位ビットと設定器１３の出力と
が一致すれば、比較器１３の出力Ｙがローレベルになり
、したがって双方向性ドライバ１５の出力制御信号丁で
かローレベルとなる。

このとき、方向制御信号ｒ）、ｌＲがハイレベルである
ので、出力？Ｉｉｌ＋御信号ＯＣがローレベルとなった
時点から双方向性ドライバ１５がＣＰＵ　１からＲＡＭ
１２の方向に導通する。

ＣＰ　ｔＪ　１からアドレスＡＤが出力された後、ＣＰ
　［Ｊ　１から出力されるメモリリード信号Ｍ　Ｆ、　
Ｍ　Ｒがローレベルになると、これより少し遅れた時刻
ｔ１で方向制御信号ＤＩＲおよびリード信号Ｒがローレ
ベルとなり、この時点より双方向性ドライバ１５の導通
方向が逆転するとともに、ＲＡＭ１２におけるアドレス
ＡＤで指定された場所の読み出しのためのアクセスが始
まりデータＤが出力され始める。なお、時刻（Ｉ直後の
アクセス時間はデータＤが不安定で、アクセス時間の終
了後データＤが安定する。このデータＤは双方向性ドラ
イバ１５で反転されたｔＩＩｃＰＵＩに入力される。

ＣＰＵＩは、メモリリード信号Ｍ　Ｐ、　Ｍ　Ｒをハイ
レベルに変化する直前にデータ百を内部レジスタに読み
込む、メモリリード信号ＭＥＭＲがハイレベルとなると
、これより少し遅れた時刻ｔ２で方向制御信号ＤＩＲお
よびリード信号Ｒがハイレベルになる。この結果、ただ
ちに双方向性ドライバ１５の導通方向が元にもどり、ま
た時刻（２よりもさらに遅れた時刻ｔ３でＲＡＭ１２か
らデータＤの出力が停止する。

この後、アドレスに石がメモリ回路２と対応しないもの
となり、比較１１１３の出力Ｙがハイレベルとなり、し
たがうて双方向性ドライバ１５の出力１Ｍ御信号５でか
ハイレベルとなり、双方向性ドライバ１５が遮断する。

〔発明が解決しようとする間ｎ点］ 上記した従来のマイクロコンビエータのデータバス制御
装置においては、ｒｌＡＭ１２に入力されるリード信号
τをそのまま双方向性ドライバ１５に方向制御信号ＤＩ
Ｒとして加えるとともに、比較器１３の出カマをそのま
ま双方向性ドライバ１５に出力制御信号５τとして加え
る構成であったため、リードモード時において、出力制
御信号ＯＣが方向制御信号ＤＩＲより先にローレベル（
アクティブ）になり、かつ方向制御信号ＤＩＲより遅れ
てハイレベル（インアクティブ）になることから、双方
向性ドライバ１５がまずＣＰＵＩからＲＡＭ１２の方向
へ導通し、ついでＲＡＭ１２からＣＰＵＩの方向へ導通
し、ついでＣＰＵＩからｌ？ＡＭ１２の方向へ導通し、
そのｔ＆遮断することになり、都合２同郷通方向を変化
することになる。

最初にＣＰＵＩからＲＡＭ１２の方向へ双方向性ドライ
バ１５が導通する時には、リード信号ｋがローレベルと
なっておらずＲＡＭ１２がアクセスされていないので問
題はないが、時刻ｔ２以後においてＣＰｔＪｌからＲＡ
Ｍ１２の方向へ双方向性ドライバ１５が導通する時には
つぎのような間題がある。すなわち、時刻ｔ２でリード
信号正がハイレベルとなっても時刻ｔ３までＲＡＭ１２
がデータＤの出力を持続し、この時に双方向性ドライバ
１５がＣＰＵＩからＲＡＭ１２の方向へ導通しているこ
とから、ｃｐｕｔからデータバス７を通して出ていこう
とするデータＤとＲＡＭ１２が出力を持続しているデー
タＤとの衝突が起こり、データバス７上で不要な発振が
生じ、次回のＲＡＭ１２のアクセスを正常に行えなくな
るという問題があった。

この発明の目的は、データバス７でのデータの１１突を
防止することができるデータバス制御装置を捷供するこ
とである。

〔間腓点を解決するための手段〕

この発明のデータバス制御装置は、ＣＰＵと周辺素子と
を接続する双方向のデータバス中に介挿した双方向性ド
ライバと、 前記ＣＰＵから出力されるメモリリード信号がアクティ
ブとなったタイミングでセットされセット状態の出力を
前記双方向性ドライバに対し前記周辺素子から前記ＣＰ
　ＬＪへ向かう方向を導通方向として指定するための方
向制御信号として与えるとともにリセット状態の出力を
前記双方向性ドライバに対し前記ＣＰｕから前記周辺素
子へ向かう方向を導通方向としてｔＦｒ定するための方
向制御信号として与えるフリップフロップと、 前記フリップフロップからセット状態の出力が発生しか
つ前記メモリリード信号がアクティブとなったときおよ
び前記フリップフロップからリセット状態の出力が発止
しかつ前記ＣＰＵから出力されるメモリライト信号がア
クティブとなったときに出力をアクティブにして前記双
方向性ドライバに対し導通させるための出力制御信号と
して与えるとともにこの出力がインアクティブとなった
時に前記フリップフロップ゛をリセットするゲート回路
とを備えている。

（作用〕 この発明のデータバス制御装置によれば、ＣＰＵから出
力されるメモリリード信号がアクティブとなったタイミ
ングでフリップフロップをセットし、フリップフロップ
のセット状態の出力を双方向性ドライバに対し周辺回路
からＣＰＵへ向かう方向を導通方向として指定するため
の方向制御信号として与えるとともに、フリップフロッ
プのリセット状態の出力を双方向性ドライバに対しＣＰ
Ｕから周辺回路へ向かう方向を導通方向として指定する
ための方向制御信号として与え、かつフリップフロップ
からのセット状態の出力が発生しかつメモリリード信号
がアクティブとなったときとフリップフロップからリセ
ット状態の出力が発生しかつメモリライト信号がアクテ
ィブとなったときとにゲート回路が出力をアクティブに
して双方向性ドライバに対し導通させるための出力制御
信号として与え、上記ゲート回路の出力がインアクティ
ブとなった時にフリップフロップをリセットするように
しているため、リードモード時において読み出しのため
の双方向性ドライバの導通方向を双方向性ドライバに与
えられる出力制御信号がアクティブとなる前に確定する
とともに出力制御信号がインアクティブとなって双方向
性ドライバが遮断した後まで導通方向確定伏恕を保持す
ることができる。したがって、リードモード時には双方
向性ドライバが周辺回路からＣＰＵへ向かう方向にしか
導通せず、従来例のように周辺回路からデータが出力さ
れているのに双方向性ドライバがＣＩ）　ｔＪから周辺
回路へ向かう方向に導通することはなく、データバス上
でのデータの衝突を防止でき、データバス上での発振現
象を防止することができる。

〔実施例〕

この発明の一実施例を第１図ないし第３図に基づいて説
明する。このデータバス制御装置は、第１図に示すよう
に、双方向性ドライバ１５と、フリップフロップ２５と
、ゲート回路２６とで構成されている。

双方向性ドライバ１５は、ＣＰＵ　ｌと周辺素子である
ｒ？ＡＭ１２とを接続する双方向のデータバス７中に介
挿している。

フリップフロップ２５は、ＣＰＵＩから出力されるメモ
リリード信号ＭＥＭＲがアクティブとなったタイミング
でセットされセット状態の出力を双方向性ドライバ１５
に対し周辺素子であるＲＡＭ１２からＣＰＵＩへ向かう
方向を導通方向として指定するための方向制御信号ＤＩ
Ｒとして与えるとともにリセット状態の出力を双方向性
ドライバ１５に対しＣＰ　１３１から周辺素子であるＲ
ＡＭ１２へ向かう方向を導通方向として指定するための
方向制御信号Ｄ　Ｉ　Ｒとして与える。

ゲート回路２６は、フリップフロップ２５からセット状
態の出力が発生しかつメモリリード信号Ｍ　Ｌ’：　Ｍ
　Ｒがアクティブとなったときおよびフリップフロップ
２５からリセット状態の出力が発生しかつＣＰＵＩから
出力されるメモリライト信号「Ｆ、　Ｍ　Ｗがアクティ
ブとなったときに出力を７クテイプにして双方向性ドラ
イバ１５に対し導通させるための出力制御信号■として
与えるとともにこの出力がインアクティブとなった時に
フリップフロップ２５をリセットする。

以下、データバス制御装置を含むマイクロコンピュータ
を図面に従って説明する。このマイクロコンビ二一夕は
、第１図に示すように、ｃｐｕｔとメモリ回ｆｆ１２’
とを従来例と同様にアドレスバス６１デークバス７およ
びコントロールバス８で接続している。

メモリ回路２′は、インバータ１１．ＲへＭ　１２゜比
較’／、４１３．設定ａ１４および双方向性ドライバ１
５、インバータ１６．１７については従来例と同じであ
り、この構成にノアゲート２０．２１からなるフリップ
フロップ２５とアンドゲート２２゜２３およびノアゲー
ト２４からなるゲート回路２６とアンドゲート１８．１
９とを追加したものである。

フリップフロップ２５およびゲート回路２６は前記した
機崗をもち、アンドゲート１８．１９は、アドレスＡＤ
の上位ビットと設定器１４の出力とが一致した時に発生
する比較器１３の出カフで導通してメモリリード信号Ｍ
　ＥＭ　ｒ？およびメモリライト信号ＭＥＭＷをＲＡＭ
１２およびフリップフロップ２５に供給させる機能をも
つ。

第２図および第３図は第１図のマイクロコンビ二一夕の
ライトモード・時およびリードモード時の動作を示すタ
イムチャートである。第２図において、（ａ）はＣＰｔ
Ｊｌからアドレスバス６を通して出力されるアドレスＡ
Ｄを、（ｂ）は間じくメモリリード信号線８ａを通して
出力されるメモリリード信号ＭＥＭＲを、（Ｃ）は同じ
くメモリライト信号線８ｂを通して出力されるメモリラ
イト信号ＭＥＭＷを、（ｄ）は同じくデータバス７を通
して出力されるデータＤを、（６）はＲＡＭ１２および
比較器１３に入力されるアドレスＡＤを、（【）は比較
器１３の出力Ｙを、（ｇ）はＲＡＭ１２へ入力されるリ
ード信号正を、（ｈ）はＲＡＭ１２へ入力されるライト
信号Ｗを、（翫）は双方向性ドライバ１５へ入力される
方向制御信号ＤＩＲを、（Ｊ）は双方向性ドライバ１５
へ入力される出力ａｍ信号百で”をそれぞれ示している
。また、第３図において、（１）はＣＰＵＩからアドレ
スバス６を通して出力されるアドレスＡＤを、（ｂ）は
同じくメモリリード信号線８ａを通して出力されるメモ
リリード信号Ｍ　Ｐ、　Ｍ　Ｒを、（Ｃ）は同じくメモ
リライト信号線８ｂを通して出力されるメモリライト信
号Ｍ　ＲＭ　Ｗを、（ｄ）はＲＡＭ１２および比較Ｐ：
４１３に入力されるアドレスＡＤを、１０）は比較器１
３の出力Ｙを、（ｆ、）はＲＡＭ１２へ入力されるリー
ド信号πを、（ｇ）はＲＡＭ１２へ入力されるライト信
号Ｗを、（ｈ）は双方向性ドライバ１５へ入力される方
向制御信号Ｌ）　Ｉ　Ｒを、（１）は双方向性ドライバ
１５へ入力される出力制御信号Ｃでを、（Ｊ）はＩ？Ａ
Ｍ１２から出力されるデータＤをそれぞれ示している。

ここで、ｔＪＪ２図を参照して第１図のマイクロコンピ
ュータのライトモード時の動作を説明する。

ＣＰＵＩからアドレスＡＤが出力されると、これより少
し遅れてＲＡＭ１２および比較器１３ヘアドレスＡｎが
入力される。

比較器１３ヘアドレス＾Ｄの上位ビットが入力されると
、このアドレスＡＤの上位ビットと設定器１４の出力と
が一致すれば、比較：５１３の出力Ｙがローレベルにな
り、アンドＪ７’−）１８．１９が導通してメモリリー
ド信号Ｍ　Ｅ　Ｍ　１１およびメモリライト信号ＭＥＭ
Ｗがフリップフロップ２５に入力されるとともにインパ
ーク１６．１７を通してＲＡＭ１２へ入力されることに
なる。この際、ＣＰＵＩから出力されるメモリリード信
号ＷτＶ正はハイレベル（インアクティブ）のままであ
り、したがって、Ｆ？ＡＭｌ　２へ入力されるリード信
号正もハイレベルのままである。また、フリップフロッ
プ２５はリセット状態にあるため、方向制御信号Ｔ）１
１１もハイレベルのままである。

ＣＰＵＩからなるアドレスＡＤが出力された後、ＣＰＵ
１から出力されるメモリライト信号Ｍ　Ｌ、ＭＷがロー
レベル（アクティブ）になり、これと同時にデータＤが
ＣＰＵ１から出力される。メモリライト信号ＭＰ、ＭＷ
がローレベルになると、これより少し遅れてＲＡＭ１２
へ入力されるライト信号Ｗがローレベルとなる。この結
果、双方向性ドライバ１５へ入力される出力制御信号Ｏ
Ｃがローレベル（アクティブ）となり、双方向性ドライ
バ１５はＣＰＵ　１からＲＡＭ１２の方向へ導通し、デ
ータ■は双方向性ドライバ１５で反転されてＲへＭＩ２
のデータ人出刃端にデータＤとして人力される。

この後、メモリライト１３号Ｍ　ｌ；、　Ｍ　Ｗがハイ
レベル（インアクティブ）となり、これより少し遅れて
ライト信号Ｗがハイレベルとなり、このライトＩＮ％Ｗ
がローレベルからハイレベルに変化するときにｔ？八へ
Ｉ２のアドレスＡＤで指定された場所にデータＤが書き
込まれる。

また、ライト信号Ｗがハイレベルとなったことにより出
力制御信号ＱＣがハイレベル（インアクティブ）となり
、双方向性ドライバ１５が’ＩＸＶｆｆｔする。

この後、ある時間経過するとＣＰ　Ｕ　１からのデータ
τの出力がなくなり、アドレスＡ　ｌ）もメモリ回路２
と対応しないものとなり、比較′Ｉ５１３の出力Ｙがハ
イレベルとなり、アンドゲート１８，１９が遮断する。

つぎに、第３図を参照して第１図のマイクロコンピュー
タのり−ドモード時の動作を説朋する。

ＣＰＵＩからアドレスＡＤが出力されると、これより少
し遅れてＲＡＭ１２および比較器１３ヘアドレスＡｎが
人力される。

比較１１３ヘアドレスＡＤの上位ビットが入力されると
、このアドレスΔＤの上位ビットと設定器１３の出力と
が一致すれば、比較器１３の出力Ｙがローレベルになり
、アンドゲート１８．１９が導通してメモリリード信号
ＭＥＭＲおよびメモリライト信号ＭｇＭＷがフリップフ
ロップ２５に人力されるとともにインバータ１６．１７
を通してＲＡＭ１２へ入力されることになる。この際、
ＣＰ　ＬＪ　１から出力されるメモリライト信号ＭＥＭ
Ｗはハイレベル（インアクティブ）のままであり、した
がってＲＡＭ１２へ入力されるライト信号Ｗもハイレベ
ルのままである。また、メモリリード信号ＭＥＭＲがま
だハイレベル（インアクティブ）であり、フリップフロ
ップ２５がリセット状態にあるため、方向制御信号ＤＩ
Ｒもハイレベルである。

ｃｐｕｔからアドレスＡＤが出力された後、ＣＰＬＩＩ
から出力されるメモリリード信号ＭＩＥＭＲがローレベ
ル（アクティブ）になると、これより少し遅れてリード
信号正がローレベルとなり、この時点よりＲＡＭ１２が
アクセスされてデータＤが出力され始めるとともに、少
し遅れて、方向？ｔ、ＩＩ御信〜）ｏ＋ｎがローレベル
となり、さらにこの１々出力制御信号δで−がローレベ
ル（アクティブ）となり、双方向性ドライバ１５がＲＡ
Ｍ１２からＣＰＵ１の方向へ導通し、データＤが双方向
性ドライバ１５で反転されてＣＰ　ＩＪ　ｌにデータπ
として入力される。

ｃｐｕｔはメモリリード信号Ｍ　Ｅ　Ｍ　ＩＪをハイレ
ベル（インアクティブ）に変化する直前にデータＤを内
部レジスタに読み込む、メモリリード信号Ｍ　Ｆｉ　Ｍ
　Ｒがハイレベルとなると、これより少し遅れてリード
信号Ｉ？がハイレベルになる。この結果、出力制御信号
ＯＣがハイレベルとなって双方向性ドライバ１５が遮断
する。そして、出力制御信号ＱＣがハイレベルとなるこ
とによりフリップフロップ２５がリセットされ、方向制
御信号ＤＩＲがハイレベルに復帰する。

そして、この後ＲＡＭ１２からのデータＤの出力が停止
する。

この後、アドレスＡＤがメモリ回路２と対応しないもの
となり、比較器１３の出力Ｙがハイレベルとなり、ゲー
）１８．１９が遮断する。

なお、フリップフロップ２５はゲート１９の出力でもリ
セットされる。

この実施例は、ＣＰＵＩから出力されるメモリリード信
号ＭＥＭＲがアクティブとなったタイミング（立下がり
）でフリ７プフロツプ２５をセットし、フリップフロッ
プ２５のセット状態の出力を双方向性ドライバ１５に対
しＲＡＭ１２からＣＰＵＩへ向かう方向を導通方向とし
て指定するための方向制御信号ＤＩＲ（ローレベル）と
して与えるとともに、フリップフロップ２５のリセット
状態の出力を双方向性ドライバ１５に対しＣＰＵ１から
ＲＡＭ１２へ向かう方向を導通方向として指定するため
の方向制御信号ＤＩ＋？　（ハイレベル）として与え、
かつフリップフロップ２５からセット状態の出力が発生
しかつメモリリード信号πτＭ　Ｒ、／＋＜アクティブ
（ローレベル）となったときとフリップフロップ２５か
らリセット状態の出力が発生しかつメモリライト信号Ｍ
　Ｌ（Ｍ　Ｗがアクティブ（ローレベル）となったとき
とにゲート回路２６が出力をアクティブにして双方向性
ドライバ１５に対し導通させるための出力制御信号ＯＣ
として与え、上記ゲート回路２６の出力がインアクティ
ブとなった時にフリップフロップ２５をリセットするよ
うにしているため、リードモード時において読み出しの
ための双方向性ドライバ１５の導通方向をアクティブ（
ローレベル）の出力制御信号丁τか双方向性ドライバ１
５に与えられる前に確定するとともに出力制御信号Ｓで
かインアクティブ（ハイレベル）となって双方向性ドラ
イバ１５が遮断した後まで導通方向値定状態を保持する
ことができる。したがって、リードモード時には双方向
性ドライバ１５がＲＡＭ１２からＣＰＵＩへ向かう方向
にしか導通せず、従来例のようにＲＡＭ１２からデータ
Ｄが出力されているのに双方向性ドライバ１５がｃｐｕ
　ｔからＲＡＭ１２へ向かう方向に導通することはなく
、データバス７上でのデータの衝突を防止でき、データ
バス７上での発振現象を防止することができ、アクセス
を正常に行える。

なお、上記実施例では、周辺素子がＲＡＭ１２である場
合について説明したが、ＲＯＭでありてもよく、またメ
モリ以外の入出力素子等であってもよい。

〔発明の効果〕

この発明のデータバス制御装置によれば、ＣＰＵから出
力されるメモリリード信号がアクティブとなったタイミ
ングでフリップフロップをセットし、フリップフロップ
のセット状態の出力を双方向性ドライバに対し周辺回路
からＣＰＵへ向かう方向を導通方向としてｔｒｔ定する
ための方向制御信号として与えるとともに、フリップフ
ロップのリセット状態の出力を双方向性ドライバに対し
ＣＰＵから周辺回路へ向かう方向を導通方向として指定
するための方向制御信号として与え、かつフリップフロ
ップからのセット状態の出力が発生しかつメモリリード
信号がアクティブとなったときとフリップフロップから
リセット状態の出力が発生しかつメモリライト信号がア
クティブとなった時とにゲート回路が出力をアクティブ
にして双方向性ドライバに対し導通させるための出力制
御信号として与え、上記ゲート回路の出力がインアクテ
ィブとなった時にフリップフロップをリセットするよう
にしているため、リードモード時において読み出しのた
めの双方向性ドライバの導通方向を双方向性ドライバに
与えられる出力制御信号がアクティブとなる前に確定す
るとともに出力制御信号がインアクティブとなって双方
向性ドライバが遮断した後まで導通方向確定状態を保持
することができる。したがって、リードモード時には双
方向性ドライバが周辺回路からＣＰＵへ向かう方向にし
か導通せず、従来例のように周辺回路からデータが出力
されているのに双方向性ドライバがＣｐｕから周辺回路
へ向かう方向に導通することはなく、データバス上での
データの衝突を防止でき、データバス上での発振現象を
防止することができ

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はそのライトモード時のタイムチャート、第３図は同じ
くそのリードモード時のタイムチャート、第４図は従来
のマイクロコンピュータの一例の概略ブロック図、第５
図はバスの構成を示すブロック図、第６図はそのタイム
チャート、第７図は第４図の具体的な構成を示すブロッ
ク図、第８図および第９図はその動作を示すタイムチャ
ートである。 １・・・ＣＰＵ、７・・・データバス、１２・・・ＲＡ
Ｍ。 １５・・・双方向性ドライバ、２５・・・フリフブフロ
ソブ、２６・・・ゲート回路 第４図 第５図 Ａ　　　　　／％　　　／％　　　　　／鈎−１）　　
、Ω　　υ　　・０ 第８図

Claims (1)

1. 【特許請求の範囲】 ＣＰＵと周辺素子とを接続する双方向のデータバス中に
   介挿した双方向性ドライバと、 前記ＣＰＵから出力されるメモリリード信号がアクティ
   ブとなったタイミングでセットされセット状態の出力を
   前記双方向性ドライバに対し前記周辺素子から前記ＣＰ
   Ｕへ向かう方向を導通方向として指定するための方向制
   御信号として与えるとともにリセット状態の出力を前記
   双方向性ドライバに対し前記ＣＰＵから前記周辺素子へ
   向かう方向を導通方向として指定するための方向制御信
   号として与えるフリップフロップと、 前記フリップフロップからセット状態の出力が発生しか
   つ前記メモリリード信号がアクティブとなったときおよ
   び前記フリップフロップからリセット状態の出力が発生
   しかつ前記ＣＰＵから出力されるメモリライト信号がア
   クティブとなったときに出力をアクティブにして前記双
   方向性ドライバに対し導通させるための出力制御信号と
   して与えるとともにこの出力がインアクティブとなった
   時に前記フリップフロップをリセットするゲート回路と
   を備えたデータバス制御装置。