JPS63193267A - 出力帰還型乗算器 - Google Patents
出力帰還型乗算器Info
- Publication number
- JPS63193267A JPS63193267A JP62026674A JP2667487A JPS63193267A JP S63193267 A JPS63193267 A JP S63193267A JP 62026674 A JP62026674 A JP 62026674A JP 2667487 A JP2667487 A JP 2667487A JP S63193267 A JPS63193267 A JP S63193267A
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- JP
- Japan
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- output
- bit
- multiplier
- multiplication
- circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本−Ｊ西明はディジタル信号処理回路における乗算器に
関するものである。
関するものである。
従来の技術
第３図に並列型乗算器の回路例を示す。第３図に示すの
は、６ビットのＸ入力（１５ｍ Ｘ４ ｒ ”３ ＃
Ｘ２ ｍ”１１”Ｏ）と６ビットのＹ入力（７５、７４
、７３，７２、ｙｌ 。
は、６ビットのＸ入力（１５ｍ Ｘ４ ｒ ”３ ＃
Ｘ２ ｍ”１１”Ｏ）と６ビットのＹ入力（７５、７４
、７３，７２、ｙｌ 。
ｙｏ）の乗算を行ない、１２ビットの乗算結果Ｍ（ｍｌ
１．１１１１０ ＋ｍ９． ’・・”” ＋ １１ｎ
２ Ｔ ｎ１１ ＊ Ｉｎ□ ） ’ｊｆ得る並列型乗
算器である。
１．１１１１０ ＋ｍ９． ’・・”” ＋ １１ｎ
２ Ｔ ｎ１１ ＊ Ｉｎ□ ） ’ｊｆ得る並列型乗
算器である。
まず、１は１ビット積和回路であり、キャリー人力１４
．加算人力１１１乗算入力１２，１３、キャリー出力１
５、加算出力１６を有する。１ビット積和回路１は乗算
入力１２．１３を乗算した後、加算人力１１．キャリー
人力１４との加算を行ない、その結果をキャリー出力１
６．加算出力１６より出力する。次に２は１ビット乗算
器であり、乗算入力２１．２２及び乗算出力２３を有す
る。そして３は全加算器であシ、加算入力３１゜３２キ
ヤリ一人力３４．キャリー出力３３、及び加算出力３５
を有する。
．加算人力１１１乗算入力１２，１３、キャリー出力１
５、加算出力１６を有する。１ビット積和回路１は乗算
入力１２．１３を乗算した後、加算人力１１．キャリー
人力１４との加算を行ない、その結果をキャリー出力１
６．加算出力１６より出力する。次に２は１ビット乗算
器であり、乗算入力２１．２２及び乗算出力２３を有す
る。そして３は全加算器であシ、加算入力３１゜３２キ
ヤリ一人力３４．キャリー出力３３、及び加算出力３５
を有する。
上記の様に構成された並列型乗算器に関し、第３図を用
いて以下その動作全説明する。
いて以下その動作全説明する。
まず最上段右端の１ビット乗算器２において、”ｏ ｓ
ｙｏの乗算を行ない、その結果をｍ。とじて出力する
。次に右から２列目の１ビット乗算器２及び１ビット積
和回路１によってｘｌ・ｙ ｏ ＋ｘ。当の演算を行な
いキャリー出力１６及び加算出力ｍ１を得る。さらに右
から３列目の１ビット乗算器２及び１ビット積和回路群
１によってＸ。−”Ｏ”１・ｙｌ”Ｏ’７２に上記キャ
リー出力を加えた加算を行ない、個々の１ビット積和回
路１のキャリー出力群１５及び加算出力ｍ２を得る。そ
して同様に右からｉ列目の１ビット乗算器２及び１ビッ
ト積和回路群１においても個々の列におけるキャリー出
力群１５及び加算出力を得る。
ｙｏの乗算を行ない、その結果をｍ。とじて出力する
。次に右から２列目の１ビット乗算器２及び１ビット積
和回路１によってｘｌ・ｙ ｏ ＋ｘ。当の演算を行な
いキャリー出力１６及び加算出力ｍ１を得る。さらに右
から３列目の１ビット乗算器２及び１ビット積和回路群
１によってＸ。−”Ｏ”１・ｙｌ”Ｏ’７２に上記キャ
リー出力を加えた加算を行ない、個々の１ビット積和回
路１のキャリー出力群１５及び加算出力ｍ２を得る。そ
して同様に右からｉ列目の１ビット乗算器２及び１ビッ
ト積和回路群１においても個々の列におけるキャリー出
力群１５及び加算出力を得る。
上記の様に個々の列において加算、乗算を行ない、最終
的に最下段の１ビット乗算器２及び１ビット槓和回路群
１により得られた乗算出力３６及び加算出力３２とキャ
リー出力３１との加算を全加昇器３で行ない、加算出力
ｍ１゜〜ｍ６及びキャリー出力”１１を得る。
的に最下段の１ビット乗算器２及び１ビット槓和回路群
１により得られた乗算出力３６及び加算出力３２とキャ
リー出力３１との加算を全加昇器３で行ない、加算出力
ｍ１゜〜ｍ６及びキャリー出力”１１を得る。
この様にしてＸ入力とＹ入力の乗算を行ない、乗算結果
Ｍ（ｍ１１〜ｍｏ ）を得る。
Ｍ（ｍ１１〜ｍｏ ）を得る。
発明が解決しようとする問題点
しかしながら、上記の様な構成では入力のビット数の積
に比例した積和回路が必要であるため、入力のビット数
が多い時は、その回路規模が非常に大きくなってしまう
という問題点を有していた。
に比例した積和回路が必要であるため、入力のビット数
が多い時は、その回路規模が非常に大きくなってしまう
という問題点を有していた。
上記問題点に鑑み、本発明は回路規模の小型化を実現で
きる出力帰還型乗算器を提供するものである。
きる出力帰還型乗算器を提供するものである。
問題点を解決するための手段
上記問題点を解決するため、本発明は並列型乗算器の演
算出力の一部を帰還し、従来の並列型乗算器で１クロツ
クで行なっていた乗算を複数回に分割して行なう。これ
により、１ビット積和回路の素子数を従来に比べ半分以
下にする事が可能になり、回路規模を大幅に小型化する
単音可能にする。
算出力の一部を帰還し、従来の並列型乗算器で１クロツ
クで行なっていた乗算を複数回に分割して行なう。これ
により、１ビット積和回路の素子数を従来に比べ半分以
下にする事が可能になり、回路規模を大幅に小型化する
単音可能にする。
作 用
本発明は上記した賛成によシ、乗算器の菓子数全大幅に
削減する事が可能になる。また上記の分割数音、素子の
演算速度に応じ、自由に設定する事により、回路削減の
最適化全図る事ができるものである。
削減する事が可能になる。また上記の分割数音、素子の
演算速度に応じ、自由に設定する事により、回路削減の
最適化全図る事ができるものである。
実施例
ｙｔＳ１図は本発明の一実施例を示す回路図である。
第１図において、１および３は従来例と同様な積和回路
及び、全加算器である。そして、４はＤ入力４２．クロ
ック人力４３．出力４４を有するＤフリップ７０ツブ、
６はセレクターであり、コントロール入力信号６１を有
する。さらに５はＡＮＤゲートである。
及び、全加算器である。そして、４はＤ入力４２．クロ
ック人力４３．出力４４を有するＤフリップ７０ツブ、
６はセレクターであり、コントロール入力信号６１を有
する。さらに５はＡＮＤゲートである。
以上の様に構成された並列帰還型乗算器について、その
動作を説明する。まず最初の１クロツクで入力（”５”
４１”３１”２１”１＃”Ｏ）と７１＊７００乗算を積
和回路群１によって行ない、その結果ｉＤフリップフロ
ップ４にラッチする。そして次のクロックでＤフリップ
フロップ４の出力を帰還し、Ｘ入力と７３−７２の乗算
結果と加算し、その結果を再度Ｄフリップ７０ノブ４に
ラッチする。
動作を説明する。まず最初の１クロツクで入力（”５”
４１”３１”２１”１＃”Ｏ）と７１＊７００乗算を積
和回路群１によって行ない、その結果ｉＤフリップフロ
ップ４にラッチする。そして次のクロックでＤフリップ
フロップ４の出力を帰還し、Ｘ入力と７３−７２の乗算
結果と加算し、その結果を再度Ｄフリップ７０ノブ４に
ラッチする。
この時セレクタ６により、下位ビットをラッチするＤ７
リソプフロツプ４を切シ換える。そしてさらに次のクロ
ックで、再度Ｄフリップフロップ４の出力を帰還し、Ｘ
入力とｙ５．７４の乗算結果と加Ｉｌｌ、Ｄクリップフ
ロップ４にラッチする。そして、最終的にＤフリップフ
ロップ４の出力を全加算器３で加算した出力３３．３５
と下位ビット出力ＰＡ及び下位ビット用のＤフリップフ
ロップ４の出力ＰＢがＸ入力（Ｘ ｓ ＋ Ｘ ４．
Ｘ ｓ 、 Ｘ ２ ＊ Ｘ １゜ｘ ｏ ）とＹ入力
（７５＋７４＊５’３７２＊７１ 、ｙ□）の乗算結果
となる。そして次の乗算を行なう前に、クリアー信号に
より帰還信号を全てｒＬＪにリセットする。
リソプフロツプ４を切シ換える。そしてさらに次のクロ
ックで、再度Ｄフリップフロップ４の出力を帰還し、Ｘ
入力とｙ５．７４の乗算結果と加Ｉｌｌ、Ｄクリップフ
ロップ４にラッチする。そして、最終的にＤフリップフ
ロップ４の出力を全加算器３で加算した出力３３．３５
と下位ビット出力ＰＡ及び下位ビット用のＤフリップフ
ロップ４の出力ＰＢがＸ入力（Ｘ ｓ ＋ Ｘ ４．
Ｘ ｓ 、 Ｘ ２ ＊ Ｘ １゜ｘ ｏ ）とＹ入力
（７５＋７４＊５’３７２＊７１ 、ｙ□）の乗算結果
となる。そして次の乗算を行なう前に、クリアー信号に
より帰還信号を全てｒＬＪにリセットする。
上記の動作を連続的に行なう事により、第３図に示す並
列型乗算器と同一の乗算を３クロツクで行なう。
列型乗算器と同一の乗算を３クロツクで行なう。
本発明の他の実施例を第２図に示す。第２図は第１図と
比較し、帰還用のレジスタの位置が異なっているだけで
あり、動作に関しては第１図と全く同様である。この様
な回路構成にする事により、第１図よシもさらに回路素
子を削減する事が可能となる。。しかし１クロツク内の
演算時間が第１図に比べ長くなるため、演算速度的には
不利となる。
比較し、帰還用のレジスタの位置が異なっているだけで
あり、動作に関しては第１図と全く同様である。この様
な回路構成にする事により、第１図よシもさらに回路素
子を削減する事が可能となる。。しかし１クロツク内の
演算時間が第１図に比べ長くなるため、演算速度的には
不利となる。
以上の様に帰還用のレジスタを設け、複数回に分割して
乗算を行なう事により、従来の並列型乗算器に比べ、非
常に少ない素子数で乗算を行なう事を可能にする。
乗算を行なう事により、従来の並列型乗算器に比べ、非
常に少ない素子数で乗算を行なう事を可能にする。
うき明の効果
以上の様に本発明は帰還用のレジスタ′ｆｆ：設け、１
回の乗算を複数回に分割して行なう事により１、回路素
子を大幅に削減し、演算速度に応じたハードウェアの最
適設計を実現するものである。
回の乗算を複数回に分割して行なう事により１、回路素
子を大幅に削減し、演算速度に応じたハードウェアの最
適設計を実現するものである。
第１図は本発明の第１の実施例における出力帰還乗算器
の回路図、り（２図は本発明の第２の実施１・・・・・
・１ビット積和回路、２・・・・・・１ピツ１４に器、
３・・・・・・全加算器、４・・・・・・Ｄフリップフ
ロラフ−５・・・・・・ＡＮＤゲート、６・・・・・・
セレクター。
の回路図、り（２図は本発明の第２の実施１・・・・・
・１ビット積和回路、２・・・・・・１ピツ１４に器、
３・・・・・・全加算器、４・・・・・・Ｄフリップフ
ロラフ−５・・・・・・ＡＮＤゲート、６・・・・・・
セレクター。
Claims (1)
- 二つの１ビットデータの乗算を行なう１ビット乗算器と
、二つの１ビットデータの乗算を行なった後、他の入力
との乗算を行なう１ビット積和回路と、１ビット積和回
路同志の出力を加算する全加算器と、この全加算器の出
力をラッチし、帰還するレジスタを備えた事を特徴とす
る出力帰還型乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026674A JPS63193267A (ja) | 1987-02-06 | 1987-02-06 | 出力帰還型乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026674A JPS63193267A (ja) | 1987-02-06 | 1987-02-06 | 出力帰還型乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63193267A true JPS63193267A (ja) | 1988-08-10 |
Family
ID=12199941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62026674A Pending JPS63193267A (ja) | 1987-02-06 | 1987-02-06 | 出力帰還型乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63193267A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444990B1 (ko) * | 2001-12-29 | 2004-08-21 | 삼성전자주식회사 | 신호 처리 시스템 |
-
1987
- 1987-02-06 JP JP62026674A patent/JPS63193267A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444990B1 (ko) * | 2001-12-29 | 2004-08-21 | 삼성전자주식회사 | 신호 처리 시스템 |
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