JPH0456339B2 - - Google Patents
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- JPH0456339B2 JPH0456339B2 JP60162541A JP16254185A JPH0456339B2 JP H0456339 B2 JPH0456339 B2 JP H0456339B2 JP 60162541 A JP60162541 A JP 60162541A JP 16254185 A JP16254185 A JP 16254185A JP H0456339 B2 JPH0456339 B2 JP H0456339B2
- Authority
- JP
- Japan
- Prior art keywords
- partial product
- input
- column
- bit
- adder
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5306—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products
- G06F7/5312—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products using carry save adders
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- Mathematical Analysis (AREA)
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、二進数のデータをオペランドとする
並列乗算器に係り、特に変形ブース（Booth）の
アルゴリズムによる並列乗算器における部分積加
算回路に関するもので、８×８ビツトあるいはそ
れ以上の大規模な乗算器を１チツプの集積回路で
実現する場合に使用されるものである。
並列乗算器に係り、特に変形ブース（Booth）の
アルゴリズムによる並列乗算器における部分積加
算回路に関するもので、８×８ビツトあるいはそ
れ以上の大規模な乗算器を１チツプの集積回路で
実現する場合に使用されるものである。
従来、二進数の並列乗算を高速に実現するため
に種々の方式が提案されており、これらの方式は
「日経エレクトロニクス」1978年５月29日号P.76
〜89とか「コンピユータの高速演算方式」堀越監
訳、近代科学社、1980年、P.129〜213などに詳述
されている。これらのうちの一方式である変形二
次のBoothのアルゴリズムによる並列乗算器は、
ｎ×ｎビツトの乗算における部分積の数がｎ／２で 済み、たとえば、８ビツト×８ビツトの乗算器に
おける部分積を加算する回路として従来は第２図
に示すように構成されている。即ち、全加算器
FA…がアレイ状に配置されており、各列におけ
る下位２ビツトの全加算器はリツプルキヤリー方
式が採用されており、下位列で生成された和出力
信号は上位列の同じ桁に入力すると共に下位列で
生成されたキヤリー信号は上位列の１桁上位ビツ
トに入力するキヤリーセーブ方式が採用されてお
り、最終列はキヤリールツクアヘツド方式
（CLA方式、桁上げ先見方式）の加算器１が採用
されている。上記部分積加算回路において、最下
位列〜最上位列のｍ個（本例では４個）の部分積
入力X0〜X3を加算するためには全加算器列とし
て（ｍ−１）個あればよく、全加算器列をｍ個使
用した構成に比べて高速化、チツプ面積の小型化
が可能である。上記部分積入力X0〜X3は、被乗
数データＸに対する５種の部分積Ｘ，−Ｘ，2X，
−2X，０（または１）が乗算データＹを所定の論
理式に基いてデコードするデコーダ（図示せず）
の出力により選択回路（図示せず）で択一的に選
択したものである。図中〇印は、個々の選択回路
の選択出力（Xiビツト、iビツト、Xi-1ビツト、
Xi-1ビツト、“０”または“１”のいずれか１つ
の出力）である。そして、上記部分積入力（部分
積選択出力）X0〜X3と共に、部分積入力の符号
ビツトの処理のために必要な１ビツトの付加信号
SBが入力するようになつており、負の部分積入
力（−Ｘまたは−2X）の選択時には正の部分積
（Ｘまたは2X）の各ビツトを反転させた部分積入
力の最下位ビツト（LSB）に「２の補数」生成
用の信号CB0〜CB3（いずれも「１」）が加えられ
るようになつている。この場合、CB0以外の「２
の補数」生成用信号CB1〜CB3は、負符号の部分
積入力が入力する列より１つ上位の列における上
記部分積入力の最下位ビツトに相当するビツト位
置の全加算器に入力する（上位列がCLA方式加
算器１である場合にはそのキヤリー入力端Cioに
入力する）ようになつている。
に種々の方式が提案されており、これらの方式は
「日経エレクトロニクス」1978年５月29日号P.76
〜89とか「コンピユータの高速演算方式」堀越監
訳、近代科学社、1980年、P.129〜213などに詳述
されている。これらのうちの一方式である変形二
次のBoothのアルゴリズムによる並列乗算器は、
ｎ×ｎビツトの乗算における部分積の数がｎ／２で 済み、たとえば、８ビツト×８ビツトの乗算器に
おける部分積を加算する回路として従来は第２図
に示すように構成されている。即ち、全加算器
FA…がアレイ状に配置されており、各列におけ
る下位２ビツトの全加算器はリツプルキヤリー方
式が採用されており、下位列で生成された和出力
信号は上位列の同じ桁に入力すると共に下位列で
生成されたキヤリー信号は上位列の１桁上位ビツ
トに入力するキヤリーセーブ方式が採用されてお
り、最終列はキヤリールツクアヘツド方式
（CLA方式、桁上げ先見方式）の加算器１が採用
されている。上記部分積加算回路において、最下
位列〜最上位列のｍ個（本例では４個）の部分積
入力X0〜X3を加算するためには全加算器列とし
て（ｍ−１）個あればよく、全加算器列をｍ個使
用した構成に比べて高速化、チツプ面積の小型化
が可能である。上記部分積入力X0〜X3は、被乗
数データＸに対する５種の部分積Ｘ，−Ｘ，2X，
−2X，０（または１）が乗算データＹを所定の論
理式に基いてデコードするデコーダ（図示せず）
の出力により選択回路（図示せず）で択一的に選
択したものである。図中〇印は、個々の選択回路
の選択出力（Xiビツト、iビツト、Xi-1ビツト、
Xi-1ビツト、“０”または“１”のいずれか１つ
の出力）である。そして、上記部分積入力（部分
積選択出力）X0〜X3と共に、部分積入力の符号
ビツトの処理のために必要な１ビツトの付加信号
SBが入力するようになつており、負の部分積入
力（−Ｘまたは−2X）の選択時には正の部分積
（Ｘまたは2X）の各ビツトを反転させた部分積入
力の最下位ビツト（LSB）に「２の補数」生成
用の信号CB0〜CB3（いずれも「１」）が加えられ
るようになつている。この場合、CB0以外の「２
の補数」生成用信号CB1〜CB3は、負符号の部分
積入力が入力する列より１つ上位の列における上
記部分積入力の最下位ビツトに相当するビツト位
置の全加算器に入力する（上位列がCLA方式加
算器１である場合にはそのキヤリー入力端Cioに
入力する）ようになつている。
ところで、上記従来の部分積加算回路において
は、全加算器アレイの各列の下位２ビツト分はリ
ツプルキヤリー方式にによりキヤリー信号が伝搬
されるので、乗算時間が増大するという欠点があ
つた。これを避けるため、各列の下位２ビツトの
加算をCLA方式で行なうものとすれば、回路の
ハードウエア量が増大し、集積回路化に際して全
加算器アレイにおける回路パターンの規則性が低
くなり、設計コストが高くなる。また、各列とも
キヤリーセーブ方式を採用するものとすれば、最
終列のCLA方式加算器１としてビツト数を下位
２ビツト分増やす必要が生じるので、そのキヤリ
ー入力端Cioに「２の補数」生成用信号CB3を入
力するためのパターンレイアウトが困難になる。
は、全加算器アレイの各列の下位２ビツト分はリ
ツプルキヤリー方式にによりキヤリー信号が伝搬
されるので、乗算時間が増大するという欠点があ
つた。これを避けるため、各列の下位２ビツトの
加算をCLA方式で行なうものとすれば、回路の
ハードウエア量が増大し、集積回路化に際して全
加算器アレイにおける回路パターンの規則性が低
くなり、設計コストが高くなる。また、各列とも
キヤリーセーブ方式を採用するものとすれば、最
終列のCLA方式加算器１としてビツト数を下位
２ビツト分増やす必要が生じるので、そのキヤリ
ー入力端Cioに「２の補数」生成用信号CB3を入
力するためのパターンレイアウトが困難になる。
本発明は上記の事情に鑑みてなされたもので、
部分積加算回路の回路パターンの規則性が高くて
パターン設計が容易になり、乗算速度の高速化を
図り得る変形Boothのアルゴリズムによる並列乗
算器を提供するものである。
部分積加算回路の回路パターンの規則性が高くて
パターン設計が容易になり、乗算速度の高速化を
図り得る変形Boothのアルゴリズムによる並列乗
算器を提供するものである。
即ち、本発明は、変形Boothのアルゴリズムに
よる並列乗算器において、それぞれ部分積選択出
力が入力する各列加算器をキヤリーセーブ方式に
より構成し、上記部分積選択出力が負の部分積で
ある場合にその最下位ビツトに加えるべき「２の
補数」生成用信号を、最下位列加算器における上
記負の部分積選択出力の最下位ビツトに相当する
ビツト位置に入力するように構成してなることを
特徴とするものである。
よる並列乗算器において、それぞれ部分積選択出
力が入力する各列加算器をキヤリーセーブ方式に
より構成し、上記部分積選択出力が負の部分積で
ある場合にその最下位ビツトに加えるべき「２の
補数」生成用信号を、最下位列加算器における上
記負の部分積選択出力の最下位ビツトに相当する
ビツト位置に入力するように構成してなることを
特徴とするものである。
これによつて部分積加算動作の高速化による乗
算動作の高速化が可能になり、各列加算器を構成
する全加算器のアレイは集積回路化に際して回路
パターンの規則性が高くなり、パターン設計が容
易になる。
算動作の高速化が可能になり、各列加算器を構成
する全加算器のアレイは集積回路化に際して回路
パターンの規則性が高くなり、パターン設計が容
易になる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図は変形二次のBoothのアルゴリズムによ
る、たとえば８ビツト×８ビツトの並列乗算器に
おける部分積加算回路を示している。即ち、３入
力２出力の全加算器FA…がアレイ状に配置され
ており、この全加算器アレイの各列はリツプルキ
ヤリー方式が採用されることなく、下位列で生成
されたキヤリー信号が上位列の１桁上位ビツトに
入力するキヤリーセーブ方式が採用されており、
最終列にはCLA方式加算器１１が用いられてい
る。そして、１列目（最下位列）の全加算器FA
…には、最下位ビツトから所定の上位ビツトまで
第１の部分積入力X0が入力し、３ビツト目から
所定の上位ビツトまで第２の部分積入力X1が入
力する。２列目の全加算器FA…には、最下位ビ
ツトから所定の上位ビツトまでの前記１列目の全
加算器FA…からのキヤリー信号、和出力信号が
入力し、４ビツト目から所定の上位ビツトまで第
３の部分積入力X2が入力する。３列目の全加算
器FA…には、最下位ビツトから所定の上位ビツ
トまで前記２列目の全加算器FA…からのキヤリ
ー信号、和出力信号が入力し、５ビツト目から所
定の上位ビツトまで第４の部分積入力X3が入力
する。CLA方式加算器１１には、上記３列目の
全加算器FA…のキヤリー信号、和出力信号が入
力する。上記各部分積入力X0〜X3は、被乗数デ
ータに対する５種の部分積Ｘ，−Ｘ，2X，−2X，
０（または１）が乗数データＹを所定の論理式に
基いてデコードするデコーダ（図示せず）の出力
により選択回路（図示せず）で択一的に選択した
ものである。そして、上記部分積入力（部分積選
択出力）X0〜X3と共に、部分積入力の符号ビツ
トの処理のために必要な１ビツトの付加信号SB
が入力するようになつており、負の部分積入力
（−Ｘまたは−2X）の選択時には正の部分積（Ｘ
または2X）の各ビツトを反転させた部分積入力
の最下位ビツトに「２の補数」生成用信号CB0〜
CB3が加えられるようになつている。この場合、
部分積入力X0〜X3に各対応する「２の補数」生
成用信号CB0〜CB3は、全て１列目の全加算器
FA…のうち上記部分積入力X0〜X3の最下位ビツ
トに相当するビツト位置に加えられるようになつ
ている。即ち、１列目の全加算器FA…において、
最下位ビツトに第１の部分積入力X0に対する
「２の補数」生成用信号CB0が入力し、３ビツト
目に第２の部分積入力X1に対する「２の補数」
生成用信号CB1が入力し、５ビツト目に第３の部
分積入力X2に対する「２の補数」生成用信号
CB2が入力し、７ビツト目に第４の部分積入力
X3に対する「２の補数」生成用信号CB3が入力
する。
る、たとえば８ビツト×８ビツトの並列乗算器に
おける部分積加算回路を示している。即ち、３入
力２出力の全加算器FA…がアレイ状に配置され
ており、この全加算器アレイの各列はリツプルキ
ヤリー方式が採用されることなく、下位列で生成
されたキヤリー信号が上位列の１桁上位ビツトに
入力するキヤリーセーブ方式が採用されており、
最終列にはCLA方式加算器１１が用いられてい
る。そして、１列目（最下位列）の全加算器FA
…には、最下位ビツトから所定の上位ビツトまで
第１の部分積入力X0が入力し、３ビツト目から
所定の上位ビツトまで第２の部分積入力X1が入
力する。２列目の全加算器FA…には、最下位ビ
ツトから所定の上位ビツトまでの前記１列目の全
加算器FA…からのキヤリー信号、和出力信号が
入力し、４ビツト目から所定の上位ビツトまで第
３の部分積入力X2が入力する。３列目の全加算
器FA…には、最下位ビツトから所定の上位ビツ
トまで前記２列目の全加算器FA…からのキヤリ
ー信号、和出力信号が入力し、５ビツト目から所
定の上位ビツトまで第４の部分積入力X3が入力
する。CLA方式加算器１１には、上記３列目の
全加算器FA…のキヤリー信号、和出力信号が入
力する。上記各部分積入力X0〜X3は、被乗数デ
ータに対する５種の部分積Ｘ，−Ｘ，2X，−2X，
０（または１）が乗数データＹを所定の論理式に
基いてデコードするデコーダ（図示せず）の出力
により選択回路（図示せず）で択一的に選択した
ものである。そして、上記部分積入力（部分積選
択出力）X0〜X3と共に、部分積入力の符号ビツ
トの処理のために必要な１ビツトの付加信号SB
が入力するようになつており、負の部分積入力
（−Ｘまたは−2X）の選択時には正の部分積（Ｘ
または2X）の各ビツトを反転させた部分積入力
の最下位ビツトに「２の補数」生成用信号CB0〜
CB3が加えられるようになつている。この場合、
部分積入力X0〜X3に各対応する「２の補数」生
成用信号CB0〜CB3は、全て１列目の全加算器
FA…のうち上記部分積入力X0〜X3の最下位ビツ
トに相当するビツト位置に加えられるようになつ
ている。即ち、１列目の全加算器FA…において、
最下位ビツトに第１の部分積入力X0に対する
「２の補数」生成用信号CB0が入力し、３ビツト
目に第２の部分積入力X1に対する「２の補数」
生成用信号CB1が入力し、５ビツト目に第３の部
分積入力X2に対する「２の補数」生成用信号
CB2が入力し、７ビツト目に第４の部分積入力
X3に対する「２の補数」生成用信号CB3が入力
する。
上記部分積加算回路においては、「２の補数」
生成用信号CB0〜CB3が１列目の全加算器FA…
のうち対応する部分積入力X0〜X3の最下位ビツ
トに相当するビツト位置に加えられるので、加算
結果として従来例と同様に所要の部分積加算出力
が得られる。この場合、全加算器アレイの各列と
もリツプルキヤリー方式によらずキヤリーセーブ
方式による加算が行なわれるので、高速の乗算動
作が行なれることになる。また、「２の補数」生
成用信号CB0〜CB3を全加算器アレイの１列目に
入力し、各列をキヤリーセーブ方式の回路で構成
したので、集積回路化に際して回路パターンの規
則性が高くなり、パターン設計が容易になる。
生成用信号CB0〜CB3が１列目の全加算器FA…
のうち対応する部分積入力X0〜X3の最下位ビツ
トに相当するビツト位置に加えられるので、加算
結果として従来例と同様に所要の部分積加算出力
が得られる。この場合、全加算器アレイの各列と
もリツプルキヤリー方式によらずキヤリーセーブ
方式による加算が行なわれるので、高速の乗算動
作が行なれることになる。また、「２の補数」生
成用信号CB0〜CB3を全加算器アレイの１列目に
入力し、各列をキヤリーセーブ方式の回路で構成
したので、集積回路化に際して回路パターンの規
則性が高くなり、パターン設計が容易になる。
なお、上記全加算器アレイのうち半加算器で代
替し得る一部の全加算器（たとえば図中＊印を付
したもの）については、半加算器HAに置き換え
てもよい。
替し得る一部の全加算器（たとえば図中＊印を付
したもの）については、半加算器HAに置き換え
てもよい。
上述したように本発明によれば、部分積加算回
路の回路パターンの規則性が高くてパターン設計
が容易になり、乗算速度の高速化を図ることがで
き、１チツプの集積回路化に適した変形Boothの
アルゴリズムによる並列乗算器を実現することが
できる。
路の回路パターンの規則性が高くてパターン設計
が容易になり、乗算速度の高速化を図ることがで
き、１チツプの集積回路化に適した変形Boothの
アルゴリズムによる並列乗算器を実現することが
できる。
第１図は本発明の並列乗算器の一実施例の要部
を示すブロツク図、第２図は従来の並列乗算器の
一部を示すブロツク図である。 FA…全加算器、HA…半加算器、X0〜X3…部
分積選択出力、CB0〜CB3…「２の補数」生成用
信号。
を示すブロツク図、第２図は従来の並列乗算器の
一部を示すブロツク図である。 FA…全加算器、HA…半加算器、X0〜X3…部
分積選択出力、CB0〜CB3…「２の補数」生成用
信号。
Claims (1)
- 【特許請求の範囲】 １ 変形ブース（Booth）のアルゴリズムによる
並列乗算器において、それぞれ部分積選択出力が
入力する各列加算器をキヤリーセーブ方式により
構成し、上記部分積選択出力が負の部分積である
場合にその最下位ビツトに加えるべき「２の補
数」生成用信号を、最下位列加算器における上記
負の部分積選択出力の最下位ビツトに相当するビ
ツト位置に入力するように構成してなることを特
徴とする並列乗算器。 ２ 前記各列加算器を構成する複数の全加算器は
アレイ状に規則的に配置されてなることを特徴と
する前記特許請求の範囲第１項記載の並列乗算
器。 ３ 前記複数の全加算器は、一部が半加算器によ
り置き換えられることを特徴とする前記特許請求
の範囲第２項記載の並列乗算器。 ４ 最終段の加算器としてキヤリールツクアヘツ
ド方式加算器が用いられてなることを特徴とする
前記特許請求の範囲第１項記載の並列乗算器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162541A JPS6222146A (ja) | 1985-07-23 | 1985-07-23 | 並列乗算器 |
| EP86110067A EP0210579B1 (en) | 1985-07-23 | 1986-07-22 | Parallel multiplicator |
| DE8686110067T DE3686681T2 (de) | 1985-07-23 | 1986-07-22 | Parallelmultiplizierer. |
| US06/888,080 US4791601A (en) | 1985-07-23 | 1986-07-22 | Parallel multiplier with a modified booth algorithm |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162541A JPS6222146A (ja) | 1985-07-23 | 1985-07-23 | 並列乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6222146A JPS6222146A (ja) | 1987-01-30 |
| JPH0456339B2 true JPH0456339B2 (ja) | 1992-09-08 |
Family
ID=15756565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60162541A Granted JPS6222146A (ja) | 1985-07-23 | 1985-07-23 | 並列乗算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4791601A (ja) |
| EP (1) | EP0210579B1 (ja) |
| JP (1) | JPS6222146A (ja) |
| DE (1) | DE3686681T2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111678B2 (ja) * | 1987-05-29 | 1995-11-29 | 松下電器産業株式会社 | 加算装置 |
| US5153847A (en) * | 1986-06-27 | 1992-10-06 | Matsushita Electric Industrial Co., Ltd. | Arithmetic processor using signed digit representation of internal operands |
| US5206825A (en) * | 1987-05-27 | 1993-04-27 | Matsushita Electric Industrial Co., Ltd. | Arithmetic processor using signed-digit representation of external operands |
| JPS6453228A (en) * | 1987-08-24 | 1989-03-01 | Mitsubishi Electric Corp | Logic circuit for multiplier |
| KR920003908B1 (ko) * | 1987-11-19 | 1992-05-18 | 미쓰비시뎅끼 가부시끼가이샤 | 승산기(乘算器) |
| JPH07120272B2 (ja) * | 1988-04-12 | 1995-12-20 | 日本電気株式会社 | 算術演算回路 |
| JPH0776914B2 (ja) * | 1988-10-18 | 1995-08-16 | 三菱電機株式会社 | 乗算回路 |
| US5038315A (en) * | 1989-05-15 | 1991-08-06 | At&T Bell Laboratories | Multiplier circuit |
| US5262976A (en) * | 1989-11-13 | 1993-11-16 | Harris Corporation | Plural-bit recoding multiplier |
| US5412591A (en) * | 1990-08-09 | 1995-05-02 | Vlsi Technology, Inc. | Schematic compiler for a multi-format high speed multiplier |
| US5291431A (en) * | 1991-06-03 | 1994-03-01 | General Electric Company | Array multiplier adapted for tiled layout by silicon compiler |
| US5251167A (en) * | 1991-11-15 | 1993-10-05 | Amdahl Corporation | Method and apparatus for processing sign-extension bits generated by modified booth algorithm |
| US5361220A (en) * | 1991-11-29 | 1994-11-01 | Fuji Photo Film Co., Ltd. | Discrete cosine transformation with reduced components |
| US5477479A (en) * | 1993-03-08 | 1995-12-19 | Nkk Corporation | Multiplying system having multi-stages for processing a digital signal based on the Booth's algorithm |
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