JPS63194355A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63194355A JPS63194355A JP62027523A JP2752387A JPS63194355A JP S63194355 A JPS63194355 A JP S63194355A JP 62027523 A JP62027523 A JP 62027523A JP 2752387 A JP2752387 A JP 2752387A JP S63194355 A JPS63194355 A JP S63194355A
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- JP
- Japan
- Prior art keywords
- region
- bipolar transistor
- memory cell
- type
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Static Random-Access Memory (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置、特にバイポーラ・トランジス
タ（以下単にトランジスタと呼ぶ）を用いたランダム・
アクセス・メモリ（以下、ＲＡＭと略記する）に関する
ものである。
タ（以下単にトランジスタと呼ぶ）を用いたランダム・
アクセス・メモリ（以下、ＲＡＭと略記する）に関する
ものである。
ＰＮＰ ）ランジスタとＮＰＮ）ランジスタとにより構
成されるメモリセル（以下、ＰＮＰ負荷メモリセルと呼
ぶ）回路の従来例を第３図に示す。
成されるメモリセル（以下、ＰＮＰ負荷メモリセルと呼
ぶ）回路の従来例を第３図に示す。
５形式のメモリセルは、例えば特開昭５０−３８４２８
号公報により公知である。第３図において、１，２はＰ
ＮＰ ）ランジスタ、３．４はマルチエミッタのＮＰＮ
）ランジスタである。トランジスタ１および３はインバ
ータ５を構成し、同じ（２および４は別のインバータを
構成している。
号公報により公知である。第３図において、１，２はＰ
ＮＰ ）ランジスタ、３．４はマルチエミッタのＮＰＮ
）ランジスタである。トランジスタ１および３はインバ
ータ５を構成し、同じ（２および４は別のインバータを
構成している。
ＰＮＰ負荷メモリセルによって構成されるメモリ回路の
主要部分を第４図に示す、第４図において、１０．１１
はＰＮＦ’負荷メモリセル、１２゜１３はメモリセル１
０．１１の情報保持のための定電流源、１４．１５は読
出し書き込みトランジスタ、１６．１７は読出し書き込
みの際に用いられる定電流源である。１８．１９はビッ
ト線対で、それぞれ各メモリセルのＮＰＮ）ランジスタ
の一方のエミッタと接続される。２０．２２はワード線
２１．２３駆動のためのトランジスタである。
主要部分を第４図に示す、第４図において、１０．１１
はＰＮＦ’負荷メモリセル、１２゜１３はメモリセル１
０．１１の情報保持のための定電流源、１４．１５は読
出し書き込みトランジスタ、１６．１７は読出し書き込
みの際に用いられる定電流源である。１８．１９はビッ
ト線対で、それぞれ各メモリセルのＮＰＮ）ランジスタ
の一方のエミッタと接続される。２０．２２はワード線
２１．２３駆動のためのトランジスタである。
２４は出力回路で、読出し書き込みトランジスタのコレ
クタに接続される。第４図では、以下の説明の簡略化の
ために、２行１列のメモリセルのみ示しているが、実際
にはそれよりも多数のメモリセルにより構成されている
。
クタに接続される。第４図では、以下の説明の簡略化の
ために、２行１列のメモリセルのみ示しているが、実際
にはそれよりも多数のメモリセルにより構成されている
。
第５図は第３図に示したメモリセルの縦構造を示したも
ので、第３図におけるインバータ５の部分を表している
。第５図において、４０はＰ型基板１．４１は分離酸化
膜、４２はＮ型埋込み層で、ＮＰＮ）ランジスタのコレ
クタ電極が接続される。
ので、第３図におけるインバータ５の部分を表している
。第５図において、４０はＰ型基板１．４１は分離酸化
膜、４２はＮ型埋込み層で、ＮＰＮ）ランジスタのコレ
クタ電極が接続される。
４３はＮ型エピタキシャル層、４４はＰ型拡散領域で、
ＰＮＰ ）ランジスタのエミッタに相当し、ワード線に
接続される。４５はＮＰＮトランジス −タのベー
ス領域及びＰＮＰトランジスタのコレクタに相当する。
ＰＮＰ ）ランジスタのエミッタに相当し、ワード線に
接続される。４５はＮＰＮトランジス −タのベー
ス領域及びＰＮＰトランジスタのコレクタに相当する。
４６はＮ型エミフタ領域で、ＮＰＮトランジスタの２本
のエミッタに相当する。
のエミッタに相当する。
次に第４図及び第６図を参照しながら、ＰＮＰ負荷メモ
リセルの動作を説明する。メモリセルの情報の読出し書
き込みはメモリセルを選択することにより行われる。メ
モリセルの選択は、それが接続されているワード線を他
のワード線に比べてＨＩＧＨレベルにすることで行われ
る。以下、メモリセル１０が選択、メモリセル１１が非
選択であると仮定する。即ち、ワード線２１の電位は２
３よりも高電位にある。更に、メモリセル１０において
はトランジスタ２５．２６が導通、トランジスタ２７．
２８が非導通であり、メモリセル１１においてはトラン
ジスタ３１．３２が導通、２９．３０が非導通であると
する。このとき、ノードＮ１１ （あるいはＮ２０）は
、ノードＮ１０ （あるいはＮ２１）に比べＨＩＧＨレ
ベルになっている。ＨＩＧＨレベルのノードＮ１１ （
あるいはＮ２０）の電位はワード線電位２１ （あるい
は２３）とほぼ等しく、ＬＯＷレベルのノードＮｌ０（
あるいはＮ２１）の電位は、ワード線２１ （あるいは
２３）よりもＰＮＰ Ｉ−ランジスタ２５ （あるいは
３１）のベース・エミッタ間電位差Ｖｂｅ（約０，８
Ｖ）だけ低い。メモリセル１０ （あるいは１１）の持
つ情報は定電流源１２（あるいは１３）により保持され
る。
リセルの動作を説明する。メモリセルの情報の読出し書
き込みはメモリセルを選択することにより行われる。メ
モリセルの選択は、それが接続されているワード線を他
のワード線に比べてＨＩＧＨレベルにすることで行われ
る。以下、メモリセル１０が選択、メモリセル１１が非
選択であると仮定する。即ち、ワード線２１の電位は２
３よりも高電位にある。更に、メモリセル１０において
はトランジスタ２５．２６が導通、トランジスタ２７．
２８が非導通であり、メモリセル１１においてはトラン
ジスタ３１．３２が導通、２９．３０が非導通であると
する。このとき、ノードＮ１１ （あるいはＮ２０）は
、ノードＮ１０ （あるいはＮ２１）に比べＨＩＧＨレ
ベルになっている。ＨＩＧＨレベルのノードＮ１１ （
あるいはＮ２０）の電位はワード線電位２１ （あるい
は２３）とほぼ等しく、ＬＯＷレベルのノードＮｌ０（
あるいはＮ２１）の電位は、ワード線２１ （あるいは
２３）よりもＰＮＰ Ｉ−ランジスタ２５ （あるいは
３１）のベース・エミッタ間電位差Ｖｂｅ（約０，８
Ｖ）だけ低い。メモリセル１０ （あるいは１１）の持
つ情報は定電流源１２（あるいは１３）により保持され
る。
選択メモリセル１０の情報を読出す場合、トランジスタ
１４および１５のベース電位（Ｖ Ｒ）をノードＮＩＯ
及びＮｉｌの電位の中間に設定する。
１４および１５のベース電位（Ｖ Ｒ）をノードＮＩＯ
及びＮｉｌの電位の中間に設定する。
ビット線１８に関して、トランジスタ１４，２６゜３０
は定電流源１６に対し、エミッタ結合論理を形成し、上
記トランジスタ１４，２６．３０のうち、ベース電位が
最も高いものだけが定電流源１６の電流を供給する。第
６図からも明らかなように、ビ・ノド線１８に関しては
トランジスタ２６のベース電位、即ちノードＮ １１電
位が最も高く、トランジスタ２６が定電流源１６の電流
を供給する。一方、ビット線１９に関しては、トランジ
スタ１５のベース電位が最も高く、定電流源１７の電流
はトランジスタ１５により供給される。出力回路２４は
、読出し書き込みトランジスタ１４゜１５のうち、どち
らに電流が流れるかを検知し、それに応じてメモリセル
１０の情報を外部に出力する。
は定電流源１６に対し、エミッタ結合論理を形成し、上
記トランジスタ１４，２６．３０のうち、ベース電位が
最も高いものだけが定電流源１６の電流を供給する。第
６図からも明らかなように、ビ・ノド線１８に関しては
トランジスタ２６のベース電位、即ちノードＮ １１電
位が最も高く、トランジスタ２６が定電流源１６の電流
を供給する。一方、ビット線１９に関しては、トランジ
スタ１５のベース電位が最も高く、定電流源１７の電流
はトランジスタ１５により供給される。出力回路２４は
、読出し書き込みトランジスタ１４゜１５のうち、どち
らに電流が流れるかを検知し、それに応じてメモリセル
１０の情報を外部に出力する。
メモリセル１０に、読出し時に持っていた情報の反転情
報を書き込む場合、即ちトランジスタ２５．２６を非導
通に、トランジスタ２７．２８を導通にする場合、読出
し書き込みトランジスタ１４のベース電位をノードＮｉ
ｌより高＜ （ＶＷＨ） 。
報を書き込む場合、即ちトランジスタ２５．２６を非導
通に、トランジスタ２７．２８を導通にする場合、読出
し書き込みトランジスタ１４のベース電位をノードＮｉ
ｌより高＜ （ＶＷＨ） 。
トランジスタ１５のベース電位をノードＮＩＯよりも低
く （ＶＷＬ）設定する。このとき、ビット綿１８に
関して、そのベース電位が最も高いトランジスタは１４
であり、ビット線１９に関してはトランジスタ２８のベ
ース電位、即ちノードＮＩＯ電位が最も高くなる。メモ
リセルのトランジスタ２８が導通することでトランジス
タ２７が導通し、ノードＮｉｌはＨＩＧＨレベルからＬ
ＯＷレベルへと変化する。この変化によりメモリセルの
トランジスタ２６が非導通になるとトランジスタ２５も
非導通になり、ノードＮＩＯのレベルはＬＯＷからＨＩ
ＧＨになる。従って、ノードＮＩＯとＮ１１の電位は第
６図にあるように反転し、反転情報が書き込まれる。
く （ＶＷＬ）設定する。このとき、ビット綿１８に
関して、そのベース電位が最も高いトランジスタは１４
であり、ビット線１９に関してはトランジスタ２８のベ
ース電位、即ちノードＮＩＯ電位が最も高くなる。メモ
リセルのトランジスタ２８が導通することでトランジス
タ２７が導通し、ノードＮｉｌはＨＩＧＨレベルからＬ
ＯＷレベルへと変化する。この変化によりメモリセルの
トランジスタ２６が非導通になるとトランジスタ２５も
非導通になり、ノードＮＩＯのレベルはＬＯＷからＨＩ
ＧＨになる。従って、ノードＮＩＯとＮ１１の電位は第
６図にあるように反転し、反転情報が書き込まれる。
ＰＮＰ負荷メモリセルは、負荷として抵抗を用いたメモ
リセルに比較してメモリサイズが小さくできる長所があ
るが、書き込み時間が長いという短所がある。
リセルに比較してメモリサイズが小さくできる長所があ
るが、書き込み時間が長いという短所がある。
メモリセル１０において、読出し時にはトランジスタ２
５および２６が導通しているが、このときトランジスタ
２６のベース・コレクタ間は順方向にバイアスされてい
る。そのバイアスの大きさはトランジスタ２５のベース
・エミッタ間電位差（約０．８Ｖ）に等しく、トランジ
スタ２６においてコレクタに流れるベース電流分が増加
し、深く飽和する。トランジスタが飽和するとベース電
流が増加するため、ベース領域には少数キャリア（電子
）が多数注入される。上述の書き込み時にトランジスタ
２６を非導通にするためには、ベース領域に蓄積された
少数キャリアがホールとの再結合により消滅しなければ
ならないが、飽和によって少数キャリアが多数存在する
ため、トランジスタ２６が非導通になるまでには長時間
を要する。
５および２６が導通しているが、このときトランジスタ
２６のベース・コレクタ間は順方向にバイアスされてい
る。そのバイアスの大きさはトランジスタ２５のベース
・エミッタ間電位差（約０．８Ｖ）に等しく、トランジ
スタ２６においてコレクタに流れるベース電流分が増加
し、深く飽和する。トランジスタが飽和するとベース電
流が増加するため、ベース領域には少数キャリア（電子
）が多数注入される。上述の書き込み時にトランジスタ
２６を非導通にするためには、ベース領域に蓄積された
少数キャリアがホールとの再結合により消滅しなければ
ならないが、飽和によって少数キャリアが多数存在する
ため、トランジスタ２６が非導通になるまでには長時間
を要する。
従って、ＰＮＰ負荷メモリセルは書き込み時間（第６図
におけるＴＷ）が長（なる。
におけるＴＷ）が長（なる。
本発明は上記のような従来のものの問題点を解消するた
めになされたもので、ＰＮＰ負荷メモリセルの書き込み
時間を短縮することのできる半導体記憶装置を得ること
を目的とする。
めになされたもので、ＰＮＰ負荷メモリセルの書き込み
時間を短縮することのできる半導体記憶装置を得ること
を目的とする。
Ｃ問題点を解決するための手段〕
本発明に係る半導体記憶装置は、ＰＮＰ負荷メモリセル
のＮＰＮ）ランジスタにおいて、メモリセル部分のトラ
ンジスタのベース領域の不純物濃度をコレクタ領域の不
純物濃度に対し、メモリセル部分以外のトランジスタに
比べ相対的に小さくするように構成したものである。
のＮＰＮ）ランジスタにおいて、メモリセル部分のトラ
ンジスタのベース領域の不純物濃度をコレクタ領域の不
純物濃度に対し、メモリセル部分以外のトランジスタに
比べ相対的に小さくするように構成したものである。
本発明においては、ＰＮＰ負荷メモリセルのＮＰＮ）ラ
ンジスタにおいて、メモリセル部分のトランジスタのベ
ース領域の不純物濃度をコレクタ領域の不純物濃度に対
し、メモリセル部分以外のトランジスタに比べ相対的に
小さくするように構成したので、ＰＮＰ負荷メモリセル
のＮＰＮ ｌ−ランジスタは飽和しにくくなり、書き込
み時間が短縮される。
ンジスタにおいて、メモリセル部分のトランジスタのベ
ース領域の不純物濃度をコレクタ領域の不純物濃度に対
し、メモリセル部分以外のトランジスタに比べ相対的に
小さくするように構成したので、ＰＮＰ負荷メモリセル
のＮＰＮ ｌ−ランジスタは飽和しにくくなり、書き込
み時間が短縮される。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体記憶装置を示し
、図において、第５図と同一符号は同一のものを示す。
、図において、第５図と同一符号は同一のものを示す。
本実施例では第５図に示したメモリセルの従来方式によ
る縦構造と比較して、メモリセル部分のみのエピタキシ
ャル層４３が薄く形成されており、従来（普通２μｍ程
度）の半分以下の厚さのものが形成されている。
る縦構造と比較して、メモリセル部分のみのエピタキシ
ャル層４３が薄く形成されており、従来（普通２μｍ程
度）の半分以下の厚さのものが形成されている。
バイポーラトランジスタの動作を表わすエバース・モル
のモデルによると、Ｎ Ｐ Ｎ ！”ランジスタのコレ
クタ電流１ｃは次式で与えられる。
のモデルによると、Ｎ Ｐ Ｎ ！”ランジスタのコレ
クタ電流１ｃは次式で与えられる。
Ｉ ｃ ＝ Ｉ ｓ ・（ｅｘｐ（ｑ Ｖｂｅ
／ｋＴ） −１）−（Ｉｓ／ αＲ） −（ｅｘｐ
（ｑ Ｖｂｃ／にτ） −１’）−（１）ただし、Ｉ
ｓは飽和電流、Ｖｂｅはエミッタから見たベース電位、
Ｖｂｃはコレクタから見たベース電位、ｑは電子の電荷
、にはボルツマン係数、Ｔは温度である。αＲは逆方向
のベース接地電流利得で、エミッタ電流をＩｅとすると
逆方向動作時に次式により与えられる。
／ｋＴ） −１）−（Ｉｓ／ αＲ） −（ｅｘｐ
（ｑ Ｖｂｃ／にτ） −１’）−（１）ただし、Ｉ
ｓは飽和電流、Ｖｂｅはエミッタから見たベース電位、
Ｖｂｃはコレクタから見たベース電位、ｑは電子の電荷
、にはボルツマン係数、Ｔは温度である。αＲは逆方向
のベース接地電流利得で、エミッタ電流をＩｅとすると
逆方向動作時に次式により与えられる。
αＲ＝ Ｉ ｅ／ Ｉ ｃ ・”（２）今、Ｖ ｂ
ｅ＞＞ｋＴ／ｑ、 Ｖ ｂｅ＞＞ｋτ／ｑであると仮
定すると、（１）式は次のようになる（ｋＴ／ｑは室温
で２６ｍＶであり、このように仮定しても何ら支障ない
）Ｉ ｃ ＝ Ｉ ｓ −ｅｘｐ（ｑ Ｖｂｅ／ｋＴ）
−（Ｉ ｓ ／ αＲ） −ｅｘｐ（ｑ Ｖｂｃ／ｋ
Ｔ）＝（ＬＡ）ここでトランジスタが完全に飽和する条
件をＩｃ＝０となる所であると考え、（ＩＡ）式におい
て、ＩＣ＝Ｏを代入すると、 Ｉ ｓ −ｅｘｐ（ｑ Ｖｂｅ／ｋＴ）＝（Ｉｓ／ｃｒ
Ｒ） ・ｅｘｐ（ｑ Ｖｂｃ／ｋＴ）より、１／αＲ
＝ｅｘｐ（ｑ（Ｖｂｅ −Ｖｂｃ）／ｋＴ）となる。こ
のＩ ｃ＝０となるＶｃｅをＶ ｃｅ （ｓａ ｔ）
と定義すると、 Ｖｃｅ（ｓａｔ） ＝（ｋＴ／ｑ） ・Ｉｎ（１／αＲ
”） ・＋３）である。このときエミッタ電流はすべ
てベース電流により供給される。ただし、Ｖｃｅはエミ
ッタから見たコレクタ電位で、 Ｖｃｅ＝ Ｖｂｅ −Ｖｂｃ ”（４）である。
ｅ＞＞ｋＴ／ｑ、 Ｖ ｂｅ＞＞ｋτ／ｑであると仮
定すると、（１）式は次のようになる（ｋＴ／ｑは室温
で２６ｍＶであり、このように仮定しても何ら支障ない
）Ｉ ｃ ＝ Ｉ ｓ −ｅｘｐ（ｑ Ｖｂｅ／ｋＴ）
−（Ｉ ｓ ／ αＲ） −ｅｘｐ（ｑ Ｖｂｃ／ｋ
Ｔ）＝（ＬＡ）ここでトランジスタが完全に飽和する条
件をＩｃ＝０となる所であると考え、（ＩＡ）式におい
て、ＩＣ＝Ｏを代入すると、 Ｉ ｓ −ｅｘｐ（ｑ Ｖｂｅ／ｋＴ）＝（Ｉｓ／ｃｒ
Ｒ） ・ｅｘｐ（ｑ Ｖｂｃ／ｋＴ）より、１／αＲ
＝ｅｘｐ（ｑ（Ｖｂｅ −Ｖｂｃ）／ｋＴ）となる。こ
のＩ ｃ＝０となるＶｃｅをＶ ｃｅ （ｓａ ｔ）
と定義すると、 Ｖｃｅ（ｓａｔ） ＝（ｋＴ／ｑ） ・Ｉｎ（１／αＲ
”） ・＋３）である。このときエミッタ電流はすべ
てベース電流により供給される。ただし、Ｖｃｅはエミ
ッタから見たコレクタ電位で、 Ｖｃｅ＝ Ｖｂｅ −Ｖｂｃ ”（４）である。
Ｖｃｅ（ｓａｔ）が小さいほどそのトランジスタは飽和
しにくい。なぜなら、Ｖｂｅが一定であると仮定すると
、（４）式よりＶｂｃがより大きくならないとトランジ
スタは飽和しないからである。Ｖｂｃが大きくなるとい
うのは、ベース・コレクタ間の順方向バイアスが大きく
なることである。
しにくい。なぜなら、Ｖｂｅが一定であると仮定すると
、（４）式よりＶｂｃがより大きくならないとトランジ
スタは飽和しないからである。Ｖｂｃが大きくなるとい
うのは、ベース・コレクタ間の順方向バイアスが大きく
なることである。
Ｖｃｅ（ｓａｔ）を小さくするには、（３）式よりαＲ
を大きくすればよいことがわかる。αＲはＮｃ／Ｎｂに
比例することから、Ｎｃ／Ｎｂを太き（すればよい。た
だし、Ｎｃはコレクタ領域の不純物濃度、Ｎｂはベース
領域の不純物濃度である。従来例を示す第５図において
、Ｎｂはベース領域４５の不純物濃度、Ｎｃはエピタキ
シャル層４３の不純物濃度に対応する。
を大きくすればよいことがわかる。αＲはＮｃ／Ｎｂに
比例することから、Ｎｃ／Ｎｂを太き（すればよい。た
だし、Ｎｃはコレクタ領域の不純物濃度、Ｎｂはベース
領域の不純物濃度である。従来例を示す第５図において
、Ｎｂはベース領域４５の不純物濃度、Ｎｃはエピタキ
シャル層４３の不純物濃度に対応する。
そこで第１図に示す本発明の実施例では、メモリセル部
分についてのみエピタキシャル層４３を薄＜（例えば従
来（通常２μｍ以下）のものの半分以下に形成）するこ
とにより、剃駒供餌右茨キ該エピタ キシャル層濃度Ｎｃは埋込みＪｉ４２の不純物濃度でほ
ぼ置換えることができる。埋込み層の不純物濃度（通常
ｌＸｌ０”／ｃｊ程度）はエピタキシャル層のそれ（通
常Ｉ Ｘ １０ ”／ｄ程度）よりも一般に大きく形成
されるためＮｃは大きくなり、ＮＣ／Ｎｂ比を大きくす
ることができる。なお、エピタキシャル層を薄く形成す
る方法はどのようなものであってもかまわない。
分についてのみエピタキシャル層４３を薄＜（例えば従
来（通常２μｍ以下）のものの半分以下に形成）するこ
とにより、剃駒供餌右茨キ該エピタ キシャル層濃度Ｎｃは埋込みＪｉ４２の不純物濃度でほ
ぼ置換えることができる。埋込み層の不純物濃度（通常
ｌＸｌ０”／ｃｊ程度）はエピタキシャル層のそれ（通
常Ｉ Ｘ １０ ”／ｄ程度）よりも一般に大きく形成
されるためＮｃは大きくなり、ＮＣ／Ｎｂ比を大きくす
ることができる。なお、エピタキシャル層を薄く形成す
る方法はどのようなものであってもかまわない。
また、エピタキシャル層を薄く形成することで、ＰＮＰ
）ランジスタのベース領域（Ｐ型拡散領域４４とＰ型
ベース領域４５とで挟まれたＮ型エピタキシャル層４３
の一部）の不純物濃度が大きくなる。熱処理過程で埋込
み層４２から不純物が拡敗するためである。ＰＮＰ）ラ
ンジスタのベース領域の不純物濃度が大きくなると、当
ベースに注入される少数キャリア（ホール）の消滅速度
も速くなり、ＰＮＰ ）ランジスタが導通から非導通に
変化する速度が大きくなる。そのため、書き込み時間が
短縮される効果もある。
）ランジスタのベース領域（Ｐ型拡散領域４４とＰ型
ベース領域４５とで挟まれたＮ型エピタキシャル層４３
の一部）の不純物濃度が大きくなる。熱処理過程で埋込
み層４２から不純物が拡敗するためである。ＰＮＰ）ラ
ンジスタのベース領域の不純物濃度が大きくなると、当
ベースに注入される少数キャリア（ホール）の消滅速度
も速くなり、ＰＮＰ ）ランジスタが導通から非導通に
変化する速度が大きくなる。そのため、書き込み時間が
短縮される効果もある。
第２図に本発明の他の実施例を示す。第２図が、メモリ
セルの従来方式による縦構造を示した第５図と異なるの
は、ベース領域４５のメモリセル部分のみの下面に不純
物濃度の大きいく例えばｌ×１０”／ａ程度）Ｎ型領域
４７が形成されていることである。この場合もＮｃが大
きくなるため、Ｎ ｃ ／ Ｎ ｂが大きくなる。
セルの従来方式による縦構造を示した第５図と異なるの
は、ベース領域４５のメモリセル部分のみの下面に不純
物濃度の大きいく例えばｌ×１０”／ａ程度）Ｎ型領域
４７が形成されていることである。この場合もＮｃが大
きくなるため、Ｎ ｃ ／ Ｎ ｂが大きくなる。
また、Ｎ ｃ ／ Ｎ ｂを大きくするために、従来例
を示した第５図においてメモリセルの部分のみベース領
域不純物濃度を小さくしてもよ（、例えばｌ Ｘ Ｉ
Ｑ” 〜ｌ Ｘ Ｉ Ｑ”／ａｌｌにすればよい。
を示した第５図においてメモリセルの部分のみベース領
域不純物濃度を小さくしてもよ（、例えばｌ Ｘ Ｉ
Ｑ” 〜ｌ Ｘ Ｉ Ｑ”／ａｌｌにすればよい。
ベース領域下面にＮ型領域４７を形成する方法およびベ
ース領域の不純物濃度を小さくする方法はどのようなも
のであってもかまわない。
ース領域の不純物濃度を小さくする方法はどのようなも
のであってもかまわない。
以上のように、本発明に係る半導体記憶装置によれば、
ベース領域の不純物濃度をコレクタ領域のそれに比較し
て、相対的に小さくするように構成したので、ＰＮＰ負
荷メモリセルにおけるＮＰＮトランジスタが飽和しにく
くなり、書き込み時間を短縮できる効果が得られる。
ベース領域の不純物濃度をコレクタ領域のそれに比較し
て、相対的に小さくするように構成したので、ＰＮＰ負
荷メモリセルにおけるＮＰＮトランジスタが飽和しにく
くなり、書き込み時間を短縮できる効果が得られる。
第１図は本発明の一実施例による半導体記憶装置のメモ
リセルの縦構造図である。第２図は本発明の他の実施例
によるメモリセルの縦構造図である。第３図はＰＮＰ負
荷メモリセルの回路図である。第４図はＰＮＰ負荷メモ
リセルを用いたメモリの主要部分を示す図である。第５
図は従来のメモリセルの縦構造を示す図である。第６図
は読出し書き込み時のメモリセルのノード電位と読出し
書き込みトランジスタのベース電位の関係を示す図であ
る。 図において、１０．１１はメモリセル、１２゜１３．１
６．１７は定電流源、２１．２３はワード線、１８．１
９はビット線、１４．１５は読出し書き込みトランジス
タ、２４は出力回路、４０はＰ型基板、４１は分離酸化
膜、４２はＮ型理込み層、４３はＮ型エピタキシャル層
、４４はＰ型拡散領域、４５はＰ型ベース領域、４６は
Ｎ型エミッタ領域、４７はＮ型領域である。 なお図中同一符号は同−又は相当部分を示す。
リセルの縦構造図である。第２図は本発明の他の実施例
によるメモリセルの縦構造図である。第３図はＰＮＰ負
荷メモリセルの回路図である。第４図はＰＮＰ負荷メモ
リセルを用いたメモリの主要部分を示す図である。第５
図は従来のメモリセルの縦構造を示す図である。第６図
は読出し書き込み時のメモリセルのノード電位と読出し
書き込みトランジスタのベース電位の関係を示す図であ
る。 図において、１０．１１はメモリセル、１２゜１３．１
６．１７は定電流源、２１．２３はワード線、１８．１
９はビット線、１４．１５は読出し書き込みトランジス
タ、２４は出力回路、４０はＰ型基板、４１は分離酸化
膜、４２はＮ型理込み層、４３はＮ型エピタキシャル層
、４４はＰ型拡散領域、４５はＰ型ベース領域、４６は
Ｎ型エミッタ領域、４７はＮ型領域である。 なお図中同一符号は同−又は相当部分を示す。
Claims (6)
- （１）ＰＮＰバイポーラトランジスタとＮＰＮバイポー
ラトランジスタを、ＰＮＰバイポーラトランジスタのベ
ースをＮＰＮバイポーラトランジスタのコレクタに接続
しかつＰＮＰバイポーラトランジスタのコレクタをＮＰ
Ｎバイポーラトランジスタのベースに接続して構成され
た２つのインバータが相互に交叉接続されてなるフリッ
プフロップをメモリセルとして備えた半導体記憶装置に
おいて、 メモリセルを構成するＮＰＮバイポーラトランジスタの
ベース領域の不純物濃度とコレクタ領域の不純物濃度と
の比を、メモリセル以外の回路に使用されるＮＰＮバイ
ポーラトランジスタにおけるそれと比べ小さくしたこと
を特徴とする半導体記憶装置。 - （２）上記インバータは、 Ｐ型基板の表面領域に形成され上記ＮＰＮバイポーラト
ランジスタのコレクタ領域となるＮ型埋込み層と、 該Ｎ型埋込み層を取囲むように上記Ｐ型基板の表面領域
に形成された分離酸化膜と、 上記Ｎ型埋込み層の表面領域の一部に形成され一部が上
記ＰＮＰバイポーラトランジスタのベース領域となるＮ
型エピタキシャル層と、 該Ｎ型エピタキシャル層の表面領域の一部に形成され上
記ＰＮＰバイポーラトランジスタのエミッタ領域となる
Ｐ型拡散領域と、 該Ｐ型拡散領域を除く上記Ｎ型エピタキシャル層の表面
領域の一部に形成され上記ＮＰＮバイポーラトランジス
タのベース領域及び上記ＰＮＰバイポーラトランジスタ
のコレクタ領域となるＰ型ベース領域と、 該Ｐ型ベース領域の表面領域の一部に形成され上記ＮＰ
Ｎバイポーラトランジスタのエミッタ領域となるＮ型エ
ミッタ領域とを備えたものであることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。 - （３）上記２つのインバータの交差接続は、各インバー
タのＮ型埋込み層を他方のインバータのＰ型拡散領域に
外付けアルミ配線にて接続して行うことを特徴とする特
許請求の範囲第２項記載の半導体記憶装置。 - （４）上記メモリセルのＮ型エピタキシャル層を薄く形
成してベース領域の不純物濃度をコレクタ領域のそれよ
りも相対的に小さくしたことを特徴とする特許請求の範
囲第２項または第３項記載の半導体記憶装置。 - （５）上記メモリセルのベース領域下面にエピタキシャ
ル層よりも不純物濃度の大きいＮ型領域を形成してベー
ス領域の不純物濃度をコレクタ領域のそれよりも相対的
に小さくしたことを特徴とする特許請求の範囲第２項ま
たは第３項記載の半導体記憶装置。 - （６）上記メモリセルのベース領域のイオン注入量をメ
モリセル以外のトランジスタより小さくしてベース領域
の不純物濃度をコレクタ領域のそれよりも相対的に小さ
くしたことを特徴とする特許請求の範囲第２項または第
３項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62027523A JPS63194355A (ja) | 1987-02-09 | 1987-02-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62027523A JPS63194355A (ja) | 1987-02-09 | 1987-02-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63194355A true JPS63194355A (ja) | 1988-08-11 |
Family
ID=12223480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62027523A Pending JPS63194355A (ja) | 1987-02-09 | 1987-02-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63194355A (ja) |
-
1987
- 1987-02-09 JP JP62027523A patent/JPS63194355A/ja active Pending
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