JPH03178166A - バイポーラ型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、高速、安定動作に適したバイポーラ型半導体
記憶装置に関するもＯである。

従来の技術 パイボーヲ型半導体記憶装ｍは、高速動作が可能なこと
から活発に開発が進められ種々の回路方式が考案されて
いる。これらＱ中の一つにメモリーｔ！〜占有面積か比
較的小すく、書き込み読み出し電流を小さくできるＰＮ
Ｐ負荷型回路方式がある。

以下に従来のＰＮＰ負荷型回路方式の半導体記憶装置に
ついて説明する。

第３図は、従来のＰＮＰ負荷型半導体記憶装置のメモリ
セル等価回路図である。第３図にかいて、横型ＰＮＰ）
ヲンジスタＴｒｉのコレクタば％２つＯエミッタを有す
るＮＰＮ　）ランジスタＴｒ２のペースに接続されて電
極端子１全形成すると同時に、トランジスタＴｒｌのベ
ースはトランジスタＴｒ２のコレクタに接続され電極端
子２を形成する。また。

電層端子３．４、＞よび５框、それぞれトランジスタＴ
ｒ１のエミッタ、トランジスタＴｒ２の書き込み読み出
しに用いるエミッタ、およびトランジスＩ　Ｔｒ２　ｔ
Ｄ記憶保持用に用いるエミッタに独立に接続され構成要
素１ａを構成する。このＩ或婆素１ａと、これと対称型
の構成要素１ｂとをＸ極端子１および２で、それぞれた
すきかけ接続すると同時に、電極端子３分よび５をそれ
ぞれ共通接続し、それぞれワードＨ端子６ンよびワード
Ｌ端子７に形成し、メモリセ／ｌ／　ｌ（ｆ構成する。

ここで、電極端子４は構成要素１ａ　、１ｂにつきそれ
ぞれ電層端子８．９を介して図示していないがビット線
に接続され、他υ複数蘭Ｑメモリセルと並列に接続され
、書き込み統み出し制（財）回路へと接続される。

第４図は第３図に水す構成要素１ａの断面構造図を示し
たものであり、図中０番ｆは第３園と一致させている。

トランジスタＴｒ２は、Ｐ型半導体基板ｌＯ中に形成さ
れたＮ型埋込層１１および分離絶縁膜１２により四重れ
素子分離された島田域内。Ｎ型エピタキシャル層１３お
よびＮｍｍコレクタウオール１４９ｃコレクタ、Ｎ型エ
ピタキシャル層１３の表面哨域に形成された第１のＰ全
拡散層１５　’にベース、第１ＱＰ型拡牧層１５０表面
順城に分離して形成された２つのＮ型拡敢ＲＩＪ１６χ
エミッタとするＮＰＮ　）ヲンジスタであり、表面絶縁
膜１７υ開口を介して電ｔ２．１．４．＞よび５に接続
される。また、トランジスタＴｒｉはＮ型エピタキシヤ
シ層１３υ表面領域に形成された第２のＰ型拡敢層１８
をエミッタＮｉエピクキシャ”ｍｌａをベース、第１の
Ｐ型拡敢鳩１５虻コレクタとする横型ＰＮＰ　）ヲンジ
スタであシ、を晰端子３，２．および１に接続される。

この構成では、Ｎ型エピタキシャル層１３ぽ、トランジ
スタＴｒｌのベーストよヒトランジスタＴｒ２υコレク
タとして、またｆ！１ｃ）Ｐ型拡牧Ｍ１５ば、トランジ
スタＴｒ１のコレクタ釦よヒトフンジスタＴｒ２のベー
スとして共用される。

メモリセ／Ｉ／１ｃ＃ｉ、トランジスタＴｒｉとトラン
ジスタＴｒ２とでサイリスタ構造χとってかり、七〇動
作状態にかいては構成ｌｌｌ−素１ａ−またば１ｂυい
ずれかが４曲状態になっている。導通状態にある構成要
素内のトヲンジスタＴｒｉおよびトランジスタＴｒ２は
、共に深い飽和動作状態になり、ベース・コレクタ間接
合は十分に順方向にバイアスされてしまう、ここで構ｙ
、脣′＃ｈ１ａが導通状態で、メモリセ〜ｌｃが非選択
状態、すなわちラード上端子７に少ない保持電流をバイ
アスしメモリセνがその状ａｔ変更する事なく保持して
いる状態χ例にとれば、電極端子８が接続されているビ
ット機前に接続されている他０複数個のメモリセ〜の一
つがそのメモリセル情報を書き込み、または読み出しす
るために、電極端子８にｍ或要素１ａυ内部Ｑどこの電
位よジも高い電位が印加される。この時トランジスタＴ
ｒ２ｃＬ）ベース・コレクタ接合０．７ｖ以上に順方向
バイアスされトランジスタＴｒ１％　トランジスタＴｒ
２ともに深い飽和動作状態にあるためにｔＦ＠端子８か
ら電極端子４紮介してトランジスタＴｒ２Ｑエミッタカ
ラコレクタへ、つ１ウメモリセル１ｃ０内部へ１流χ吸
い込む。同一ビット線対に非選択状態の複数個のメモリ
セμが接続されているため、こＬ２）吸い込み［流は極
めて大きな電流となり、電極端子８に接続されているビ
ット線金通じて、こＱ大きな坂い込孕電流ぼ誓き込み読
み出し制御回路から供給される。筐た、この吸い込み電
流の大きさは、トランジスタＴｒｉ　、によびトランジ
スタＴｒ２　ｔＤ電流増幅亭ｈ□の大きさ、特にトラン
ジスタＴｒ２の逆方向動作時Ｑ′ぼ流増幅率および逆方
向飽和電流に強く俵昼している。

発明が解決しようとする１１１Ｍ しかしながら上記従来の構成では、上記吸い込み電流ｔ
−書き出し制ａ１回路から供給することになるためこの
回路の設定基準電圧が不安定となったり誤動作に至ると
いう問題があった。この誤動作を避けるために同時に集
積する論理回路などを構成する他の厨トランジスタ’Ｄ
ｈｙｒ＃は独立に小さいｈｙｒｘ特に小さい逆ｈπのＮ
ＰＮ　）ヲンジスタＴｒ２　ｋメモリセ／Ｍｌｃに用い
れば誤動作ｌシ軽減されるもＯの複雑な製造工程が必要
となる。また、メモリ七Ｎｌｃ内ノ導通勤作のトランジ
スタＴｒｉとトランジスタＴｒ２は深み い飽和１ｌｌｃ！ｌ／′）ｉをすることからメモリ情報
の書き込−度が遅く高速化が困難であるなどの問題があ
った。

本発明は上記従来の問題を解決するものであり、メモリ
七ν内のトランジスタが深い飽和動作状態に入ることを
防止し、同時に集積するＮＰＮ　）フンジスタを異なる
ｈＦＥに制御する複雑な製造工程を不要とし、余分な吸
い込み電流を解消して書き込み読み出し制御回路の安定
動作を可能にするとともに高速書き込み動作が達成でき
るバイポーラ型半導体記憶装置を提供することを目的と
するものである。

課題を解決するための手段 上記問題を解決するために本発明のバイポーラ型半導体
記憶装置は、メモリセル内の第１シよひ＠２のトランジ
スタのベース・コレクタ間に、ショットキーダイオード
を接合と同じ味性の向きで並列に挿入したものでるる。

作　　用 上記編成によって、メモリセル内の導通動作状態下の第
１のトランジスタ、および第２のトランジスタは、とも
にベース・エミッタ接合ＶｉＢ方向にバイアスされ、ベ
ース・コレクタ接合も順方向にバイアスされようとする
。しかし、そのいずれノヘース・コレクタ間接合も障壁
電圧の小さいショットキーダイオードを接合と同じ噸性
の方向に並列に挿入しているので、過剰なペース電流は
ショットキーダイオードを通してそれぞれのトランジス
タのベースからコレクタへ流れる。この電流は少数キャ
リアが注入されるので框なく多数キャリア電流なのでベ
ース・コレクタ間接合は極めて浅い頑バイアスにとどｔ
ｖ＊効的Ｖｃｊ１１１バイアスには至２らない、このた
め、第２のトランジスタの書き込み読み出し用の第２の
エミッタがベースに対し逆バイアスされても第２のエミ
ッタがコレクタとして機能する事なく、逆方向に電流が
流れることはない、この動作は第１および第２のトラン
ジスタの電流増嘔率り、の大きさいかんによらない。

したがって、メモリセＭが記憶保持状態でビット線を介
して督き込み読み出し制御端子から余分な電流Ｏ＠い込
みは無くなる。

５ｉｌ！施例 以下、本発明の一来施例に図面に基づいて説明する。な
か、従来例の第３図と第４図の構成と同一の構成には同
一〇符号を付して説明を省略する。

第１図は本発明の一実施例を示すバイポーラ型記憶装置
のメモリセルの等価回路図である。

本発明のメモリーｔｃ　／Ｌ’　２１ｃは、２つのエミ
ッタに有スｂＮＰＮトランジスタＴｒ２のベース・コレ
クタ間接合に並列にショットキーダイオードＤｌｔ　Ｐ
ＮＩ２合と同版性の方向に挿入して構成要素２１ａ、２
１ｂ　ｆ形成し、ｆＲ成されている。

熟２図は第１図に示す構成要素２１ａＯ＆面構造図であ
り、Ｎ型エビタキシャＡ／ｌｌｌ１＃１３の表面の一部
分と、第１のＰ型拡散層１５Ｃ）表面の一部分とにまた
がって金属シリサイド２２ヲ新たに形成している。

第２図のｍ或要素２１ａの形成方法を説明する。

１ず、Ｐ型シリコンなどの半導体基板１０中ＫＮ型埋込
、ｌ＃１１に形成したｖｋ、不純物濃度が１．１０゜程
度で、！９−みが１μｍ程度のＮ型エピｌキシヤシＪｉ
ｌｌ：ｌ成長形成する。そのｉ％高圧酸化法によるリセ
スＬＯＣＯ５法などにより、厚さが１．５μｍ程度Ｑ分
Ｉｍ絶縁族１２’ｌｃ−形成する。このようにして形成
され九Ｎ５エピタキシーｖｓ／層１３の島＠域内に、第
１図に示したトランジスタＴｒｌ＞よびトランジスタＴ
ｒ２そ形成する。まず、リンに拡散してＮＰＮ　）ヲン
ジスタＴｒ２のＮ型コレクＩワオール幀＊１４に形成し
た誂、ボロンを拡飲して表面不純物濃度がｎｌ−１０”
備−８の第１のＰ型拡牧層巧と第２のＰ型拡牧層１８七
形成する。七〇鎌、第１のＰ型拡教層１３の中に、２つ
のＮ型拡牧層１６を形成する。ＮＰＮトランジスタＴｒ
２はＮ５エピタキシャルＪｉｌ１３ｊ、−よびＮ１ｊ１
コレクタウオ一ル層１４　′５ｃ＃ｃ　４コレクタトシ
。

第１ｃ）Ｐ型拡散層１５を共通のベースとし、Ｎ型拡牧
層１６による２つのエミッタを有するＮＰＮ　）ヲンジ
スタであり、表面絶緻膜１７の開口部を介して電ＦＭｌ
、２．４．および５に接ａ１される。また、トランジス
タＴｒ１は、第２のＰ型拡牧Ｍｌ　１８　ｔ−ｘ　ミッ
タ、Ｎ型エピタキシャルＮ１１３　’Ｉ−ペース、Ｗ、
１のＰ型拡散層１５にコレクタとする横型ＰＮＰ　）リ
ンジスタであう、電極端子１．２．および３に接続され
る。この構成では、Ｎ型エビタキシャＡ／Ｍ１３は、ト
ランジスＪ’ＴｒｌのベースシよヒトランジスタＴｒ２
のコＶり〆となり、また、第１のＰ型拡欽層１５は、ト
ランジスタＴｒｌのコレクタ＞ヨびトランジスタＴｒ２
のベースとして共用される。Ｎ型エビｌキシャルＮ１３
の表面の一部分と、第１のＰ型拡散層１５の表面の一部
分とにまたがって、白金、チタン、タングステン、アル
ミニュームなどの金ｍ材ｎ　ｔ−付着し熱処理して金−
シリサイド２２全形威し、Ｎ型エピタキシャルＪｉｉｌ
１３の表面にはショットキー接触２３を、第１のＰ型拡
教層１５の表面には抵抗性接触２４に得る。

以上のようＫ１１ｌ或されたバイポーラ型半導体記憶装
置□ついて、以下その１ＩＪＪ作を説明する。構成要素
２１ａが導ｄ状態で、メそリセ／％／２１ｃが非選択状
態、すなわちワードＬ端子７に少ない保持電流上バイア
スしメモリセル２１ｃがその状態全変更する事なく保持
している状態を例にとれば、トランジスタＴｒ１％およ
びトランジスタＴｒ２は、ともにペース・エミッタ接合
は順方向くバイアスされている事はいうまでもないが、
ベース・コレクタ接合も順方向にバイアスされＬうとす
る。しかし、そのいずれυベース・コレクタ閲接合＊、
ショットキーダイオードＤＩＩＺＪ方が障櫨電圧が小さ
いので、ＰＮＮ会合同じ龜性の方向に並列挿入されてい
るＤｌを通して、過−」なペース電流がそれぞれＯトラ
ンジスタＱベースからコレクタへ流れる。この電流は多
数キャリア電流なのでペース・コＶりＩＦＰＮ接合は極
めて浅い顛バイアスにとどｔ９冥効的には順バイアスに
は至らない、したがって、電画端子８に接ＷＡされる書
き込み跣み出し制御回路の出力端子のビット線と同一〇
ビット線対に振ｌＲされている他のメモリセνがそのメ
モリセル情報を書き込み、もしく＃ｉｆｆみ出すために
電層端子８に高い電位が印加され、この電位が構成要素
２１ｍの内部のどこの電位よりも高く、トランジスタＴ
ｒ２の第２０エミツＩがペース電位よりも高くなっても
ビット線を介して書き込み読み出し制御端子８からメモ
リセｊ＆２１ｅの内部へ余分な電流が流れ込むことはな
い、こＯ動作は、トランジスタＴｒｉやトランジスＩ　
ＴｒＺの電流増幅率ｋｎ（’大きさいかんによらず余分
な電流がメモリセル２ｃへ流れ込むことはない。

このように、メモリセｗ２１ｃ内のトランジスＩＴｒｉ
　ｓ　ＴｒＺのベース・コレクタ関接合に並列にＳＩＮ
ットキーダイオードＤｌｌａｌ極性の方向く挿入するこ
とにより、ＮＰＮ　）ランジスタＴｒ２の逆方向動作に
よυ生じていた吸い込み電流を解消できるのでメモリｊ
ｃ！１作を安定にできる。筐た。トランジスタＴｒ１．
　トランジスｌ　ＴｒＺとも導通しても非飽和動作とな
るので短時間で市ットオ７でき高速でＩＩ！込みするこ
とができる。

発明の効果 以上のように本発明によれば、トランジスタのペース・
コＶクタ間接合に並列にショットキーダイオードｔ−同
版性の方向に挿入することによう。

トランジスＩＯ逆方向動作により生じていた吸い込み電
流を解消でき、したがってメモリ動作を安定にすると同
時に、高速書き込みができる優れたバイポーラ型半導体
記憶装置を提供することができる。

【図面の簡単な説明】

第１図は不発明の一実施例髪示すバイポーラ型半導体記
億装置Ｏメモリセシ等優回路図、第２図は第１図Ｏ構成
要素２ｈの結団構造図、第３図は従来のバイポーラ型半
導体記憶装置Ｏメそりセル等価回路図、第４図は第３図
の構成要素りの断面１１４造図である。 トランジスタＴｒ１・・・横５ＰＮＰ）ランジスタ、ト
ランジスタＴｒ２・・・ＮＰＮ　）ヲンジスタ、６・・
・ワードＨ端子、７・・・ワードＬ端子ｓ　２１ｍ　１
２１ｂ・・・構成要素、２１ｃ・・・メモリセ〃、ｌＯ
・・・半導体基板、　１３・・・Ｎ型エピタキシャル層
、１５・・・第１のＰ型拡散層、１６・・・Ｎ型拡散層
、　１ｇ・・・第２のＰ型拡散層、２２・・・金属シリ
ナイド、　２３−・・ショットキー接触。

Claims (1)

【特許請求の範囲】
1. １、一導電型の半導体基板上に積層された逆導電型のエ
   ピタキシヤル層の１つの島領域内に配設された第１のト
   ランジスタと、２つのエミッタを有する第２のトランジ
   スタ、およびショットキーダイオードとからなり、前記
   第１のトランジスタのコレクタと前記第２のトランジス
   タのベースが一導電型の不純物層で接続され、前記第１
   のトランジスタのベースが、前記第２のトランジスタの
   コレクタと逆導電型のエピタキシヤル層で接続され、前
   記第１および第２のトランジスタのベース・コレクタ間
   に、前記ショットキーダイオードが同極性の方向で並列
   に挿入されたバイポーラ型半導体記憶装置。