JPS63197274A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔発明の利用分野〕 本発明は、複数の演算器を書込みが間欠に行なわれても
正しく読出しが可能なファーストイン・ファーストアウ
ト記憶装置（以下１”　ｉ　Ｆ　Ｏメモリと称する）に
より選択的に結合可能なデータ処理装置に関する。 ここで、Ｆ’ｉＦＯメモリとは書き込んだ情報のうち最
初にＶき込んだ情報、すなわち、最も古い情報から順番
に、読み出せる記憶装置と定義する。

【公知技術〕

複数の演算器を同時に動作させることによる高速なデー
タ処理装置に関する先行技術としては。 例えば、米国特許４，１２８，８８０に開示されている
様に、演算器の間をベクトルレジスタを仲立ちとして選
択的に結合する方法がある。 〔発明が解決しようとする課題〕 チェイニングと呼ばれるこの方法では、ある演算器が休
みなく連続して有効なデータを入力することを前提とし
ている。しかしながら、記憶装置からデータを取込む場
合の様にデータが間欠的に転送される場合には正しく動
作しない。すなわち、まだ書込まれていないデータにつ
いても誤って読出してしまう危険性を有している。 本発明の目的は、複数の演算器を選択的に結合して同時
動作させ、′６ＬｆＦ、器からデータが間欠的に出力さ
れても正しいデータを有効データとして後続の演算器に
入力することができるデータ処理装置を提供することで
ある。 〔課題を解決するための手段〕 このような目的を達成するために５本発明では、１−０
それぞれが一群のデータを保持するための。 それぞれ複数のデータバンクからなる複数の記憶手段と
。 順次入力されるデータに対して演算をそれぞれ行い、演
算結果に対応するデータを新たな入力データの受信と並
行して出力する複数の演算手段と。 選択された第１の記憶手段から読み出された一群のデー
タを順次少くとも一つの選択された演算手段に供給し、
該選択された演算手段から出力される一群のデータを選
択された第２の記憶手段に順次供給するように該複数の
記憶手段と該複数の演算手段とを命令に応答して選択的
に接続する選択手段と、 該選択された第］−の記憶手段に保持された一群のデー
タを、あらかじめ定められたメモリバンクの順序に従い
順次異なるデータバンクから読み出すように該第１の記
憶手段を制御し、該選択された演算手段から出力される
一群のデータを、該第２の記憶手段にあらかじめ定めら
れたデータバンクの順序に従い順次異なるデータバンク
に書き込むように該第２の記憶手段を制御する手段であ
って、該第１の記憶手段から次に読み出すべきデータが
すでにそこに存在するか否かに応じてその読出しを制御
し、かつ、各記憶手段について、データを次に書き込む
べきバンクとデータを次に読み出すべきバンクが同一の
ときには、書き込みおよび読み出しの一方が該同一バン
グに対して遅らせて行なわれるように制御する手段を設
けた。 〔作用〕 上記制御手段による制御の結果として、一つの演算手段
の出力が間欠的に出力された場合でも、その出力データ
を記憶手段の一つに書き込みつつ、その一つの記憶手段
から書込み済のデータを読み出して、別の演算手段に送
出することかできる。 この際、各記憶手段が複数のデータバンクから構成され
ているので、それぞれの記憶手段に対して読出しと書込
みの一方を大きな遅延なし実行できる。 〔発明の実施例〕 以下、本発明を実施例により詳細に説明する。 最初に本発明で使用するＦｉ、ＦＯメモリの構成と機能
を明確化するために第１図以下を用いて演算器間をＦｉ
ＦＯメモリを仲立として固定的に結合した場合のデータ
処理装置の構成と動作をＦ　ｉ　？’　Ｏメモリを中心
に説明し、最後に第７図を用いて本発明の実施例である
プログラムからの指示により前述のＦｉＦ○メモリを仲
立として選択的に結合できるデータ処理装置の構成を説
明する。 近年、第１図に示すように、パイプライン方式の演算処
理装置に、ＦｉＦＯメモリが適用されるようになってき
た６回図において、一点鎖線で囲ったパイプライン方式
の演算ユニット１は、パイプライン演算器２およびこの
演算器を制御するためのパイプライン制御論理回路３か
らなり、演算ユニット４と５からデータ線３０と３１を
経由した入力データ（１ビツトまたは複数ビットデータ
）を受取り、別の演算ユニット６にデータ線３２を経由
して演算結果を送出する。Ｆ　ｉ　Ｆ’　Ｏメモリ２０
．２１，２２は入力データと演算結果にバッファとして
、ユニット間に設けられている。つまり、演算ユニット
４からの入力データ（ユニット４から見れば、ユニット
４の演算結果）はデータａ３０からＦｉＦＯメモリ２０
に入力された後、データ線１０を経由してユニッ１−１
中のパイプライン演算器２に入力される。ＦｉＦ’Ｏメ
モリ２１と２２も同様であり、データ線１１と１２が使
用される。 この様な？’　ｉ　Ｆ’　Ｏメモリをバッファとして使
用した場合の利点は６次の２点である。 （１）演算ユニット４と５からの人力データの途切れ対
策。第１図で示した様な多入力のパイプライン演算器２
では、同一番号を持った多数個の入力データの対は同時
に入力される必要があるのが一般的である。ここで、演
算ユニット４からのある番号の入力データは到着したが
、別の演算ユニット５からの対応する同一番号の人力デ
ータが何らかの要因により。 到着が遅れた場合を考える。Ｆ’　ｊＦ’　Ｏメモリ２
０は、データ線３０を経由して各サイクルに送出されて
くるデータを受付けながら、データ線１０を経由してユ
ニット１に送出するデータを、他のユニット５からの人
力データの到着するまで遅らせるために使用される。 この間、パイプライン演算器２には無効なデータが入力
され、対応する演算結果も無効なものが出力されるが、
パイプライン制御論理回路３がこの無効な出力が他のユ
ニット６に送出されない様に制御している。 （２）ユニット６の受付は拒否対策。ユニット６はデー
タ！１４３２からのデータの受付けを拒否する場合があ
る。ＦｉＦＯメモリ２２は、データ線１２を経由するパ
イプライン演算器２からの演算結果を一時的にバッファ
リングし、ユニット６の受付けが可能になるまでデータ
を待たせるために使用される。 この様に、上記のデータの途切れ現象が発する場合には
、パイプライン演算器を有するユニット間に、ＦｉＦＯ
メモリを設けることが有効である。 このＦｉＦＯメモリに必要とされる機能は次の点である
。 （Ａ）パイプラインのピッチ時間内に、読み出しと書き
込みが同時に可能であること。 （＋３）ＩＦき込まれたデータを短時間に読み出せるこ
と。 従来は、この様な高速なＦｉＦＯメモリの記憶素子とし
ては、ゲートを組合せたフリップフロップ（以下、ＦＦ
と称する）又はラッチ、一般のメモリ１７’（１つのメ
モリサイクルには１回の読み出しまたは１回の書き込み
が可能）のいずれかを用いる場合が多かった。前者は、
充分に高速ではあるが、大容量のＦｉＦＯメモリを構成
するためにはゲート数が莫大になる欠点を有する。一方
、一般のメモリ素子では上記（Ａ）の機能を満足するた
めに、パイプラインのピッチ時間内に、２（可のメモリ
サイクルを実行させる必要がある。しかし、現在のパイ
プライン技術とメモリ素子の高速化技術からでは、パイ
プラインピッチ時間の半分で、−回のメモリサイクルを
実行できる大容量のメモリ素子を入手することは困難で
ある。 本発明で使用するＦｉＦＯメモリは、書き込みす？よび
読み出し可能な複数個のデータバンクと、上記複数個の
データバンクを繰り返して書き込みモードに指定するモ
ード指定手段と、受信データをに記書き込みモードに指
定されたデータバンクに書き込み、かつ、上記書き込み
モードに指定されていないデータバンクからデータを読
み出して受信した順番通りにデータを出力する書き込み
読み出し制御手段とを備えた点に特徴がある。 第２図は、本発明で使用するＦｉＦＯメモリの全体ブロ
ック構成図である。とのＦｉＦＯメモリは、第１図のＦ
ｉＦＯメモリ２０，２１．２２のいずれにも適用可能で
ある。 第２図において、４７．４８はデータバンク（以下、＃
にバンクと称する）であり、互に面立に書き込みおよび
読み出しができるものであり、各データバンク４７．４
８は１個のランダムアクセスメモリ（以下、ＲＡＭと称
する）からなる。 なお、各バンクは必要とする容認とワード構成に応じて
、複数個のＲＡ　Ｍにより構成する場合があるのはいう
までもない。 外部から送られてくるデータは、送られてきた順番に従
い、バンク４７．４８に書き込まれる。 たとえば、最初に送られてきた０番のデータはバング４
７に、その次に送られてきた１番のデータはバンク４８
に、その次に送られてきた２番のデータはバンク４７に
、その次に送られてきた３番のデータはバンク４８に、
・・・・・・というように、バンク４７．４８に順番に
繰り返して書き込まれる。 したがって、バンク４７には０，２，４．・・・・・・
。 ２ｎ番（ｎは整数）のデータすなわち、偶数番のデータ
が順番に書き込まれるので偶数バンクと呼ぶことにする
。バンク４８には１，３，５．・・・・・・。 ２ｎ＋１番のデータ、すなわち、奇数バンクと呼ぶこと
にする。 ４１は、バンク４７．４８のうち、どのバンクが書き込
み可能のモードなのかを一定周期で繰返し指定するため
のモード指定回路である。いま、書き込み可能モードを
Ｗモード、読み出し可能モードをＲモードと称す。モー
ド指定回路４１は“Ｑ＃＃、１１１”　　１（Ｑ”、１
”、・・・・・・と一定の周期で“０”、“１″を繰り
返えして出力する。 モード指定回路４１の出力が“０″のとき、偶数バンク
４７がＷモードとなり、奇数バンク４８がＲモードとな
る。回路４１の出力が“１”のとき。 ＃　Ｏｔｐのときとは逆に、偶数バンク４７がＲモード
となり、奇数バンク４８がＲモードとなる。したがって
、バンク４７．４８は各時点において互にモードが異な
るように、ＲモードとＷモードのモード指定を一定の周
期で繰返し、モード指定回路４１により、受けている。 １００は１回路４２〜４６．４９からなる、バンク４７
．４８の書き込み・読み出し制御回路である。回路１０
０は、偶数番のデータが入力されたとき、偶数バンク４
７がＷモードであれば、偶数バンク４７にこのデータが
Ｗモードであれば、偶数バンク４７がＷモードでなけれ
ば、すなわち、Ｒモードであれば、Ｗモードになるまで
待ち、Ｗモードになった時点でこのデータを書き込む。 奇数番のデータの書き込みについても、同様である。 また、回路１００は、読み出し要求があり、今度、読み
出すべきデータが偶数バンク４７に書き込まれていると
き、偶数バンク４７がＲモードであれば偶数バンク４７
からただちに読み出す。偶数バンク４７がＷモードであ
れば、Ｒモードになるまで待ち、Ｒモードになった時点
で読み出す。 この第２図のＦ’　ｉ　Ｆ’　Ｏメモリの構成により書
き込みと同時に読み出しが可能となる。たとえば、偶数
バンク４７にデータを書き込むと同時に、奇数バンク４
８からデータを読み出すことができる。 第２図において、太線の信号線は多数本からなる信号線
を表わす。 次に、このＦ’　ｉ　Ｆ’　Ｏメモリの動作について説
明する。 第２図において、書き込み要求を受信する（書き込み要
求が到着する）時には、４３号、ｉ＠３３．ｈの書き込
み要求指示信号ＷＲＥＱが′１″であり、データ線３０
上のデータ信号Ｗ　Ｌ）　Ａ　’１’　Ａの値が書き込
みデータである。信号Ｗ　ＲＥ　ＱとＷ　Ｄ　Ａ　ＴＡ
は、第［の外部装置、たとえば演算ユニット４から、書
き込み制御回路４２（以下Ｗ制御回路と呼ぶ）に入力さ
れる。Ｗ制御回路は、信号ＷＲＥＱに基づき、書き込み
要求の到着を検出し、書き込みデータを信号ＷＤＡＴＡ
から受信し、また到着する書き込み要求の到着番号を検
出する手段を有する。書き込み要求の到着番号がＮ番目
であることを検出したとしよう、Ｎが偶数であるか奇数
であるかより、書き込むべきデータバンクが偶数バンク
であるか奇数バンクであるかが決定される。 一方、前述のモード指定回路４１の出力信号ＳＷがＷモ
ードのバンクを指定するから、Ｎの偶奇により決定され
るデータバンクと、信号ＳＷがＷモードに指定するデー
タバンクが一致した時、Ｗ制御回路４２はＮの２進表現
における下位１ビツトを除く上位ビットの値により決定
されるアドレスを信号線９３上の信号ＷＡＨに出力し、
信号線９３上の書き込み指示信号ＷＥに“１″を出力し
、偶数バンクへの書き込みデータは信号線８２上の信号
５ＤＲＥに出力し５奇数バンクへの書き込みデータは信
号線８３上の信号５ＤＲＯに出力する。 言き込み要求が到着した時、上記バンクの一致が成達し
ない可能性がある場合には、書き込み要求の存在と書き
込みデータを上記バンクの一致が成立するまで記憶する
手段が必要である。その手段の詳細な実施例は、第４図
を用いて後述する６信号線３９を介して入力される初期
値設定信号Ｓ　’１’　Ａ　ＲＴにより、Ｗ制御回路４
２は後述するように初期状態に設定される。 一点鎖線で囲まれた回路４４は、モード指定信号ＳＷと
書き込み許可信号ＷＥに応答して、信号１ｉＩ５９．５
８を介して書き込み指令信号ＷＥＥ。 ＷＥＯをバンク４７．４８にそれぞれ出力する書き込み
信号作成回路である。回路４４のアンドゲート４４１は
、信号、ＳＷが“Ｏｎでかつ信号ＷＥが“１＃である条
件を満すときのみ、書き込み指令信号ＷＥＥの１′を偶
数バンク４７に出力する。このようにして、偶数バンク
４７がＷモードで（信号ＷＥがｉｔ　Ｏｔｔで）かつ令
書き込むべきデータが存在する時（信号ＷＥが′１″の
時）偶数バンク４７に書き込み指令信号ＷＥＥに“１″
が出力される。アンドゲート４４２は、４４号ＳＷが１
でかつ信号ＷＥが“１”である条件を満すときのみ、書
き込み指令信号ＷＥＯに“１″を奇数バンク４８に出力
する。このようにして、奇数バンク４８がＷモードで（
信号ＳＷが“１″で）かつ今擦き込むデータが存在する
時（信号ＷＥが“１”の時）奇数バンク４８への書き込
み指令信号ＷＥ○に“１″が出力される。アンドゲート
４４１の人力の片側につけられた丸印は人力信号の反転
を行なうことを示す。 選択回路４５はモード指定信号ＳＷに応答して、前述の
書き込みアドレスＷＡＲをバンク４７゜４８のいずれか
に選択出力するように動作する。 回路４５はセレクタ４５１，４５２からなる。セレクタ
４５１は、モード指定信号ＳＷが“ＯＩｔのとき、前述
の書き込みアドレス信号Ｗ　Ａ　Ｈと後述する読み出し
アドレス信号ＲＡ　Ｈのうち、信号Ｗ　Ａ　Ｈを信号線
５７に選択出力する。したがって、偶数バンク４７が書
き込みモードにあるとき（信号ＳＷが“Ｏ”のとき）、
書き込みアドレスＷ　Ａ　Ｈが接散バンク４７に出力さ
れる。信号ＳＷが“１″のとき、セレクタ５２は後述す
る読み出しアドレスＲＡＨを偶数バンク４７に選択出力
する。セレクタ４５２は、信号ＳＷが“Ｏ”のとき。 後述する読み出しアドレスＲＡＨを信号線５６に選択出
力し、信号ＳＷが“１″のとき、書き込みアドレスＷＡ
Ｈを信号線５６に選択出力する。したがって、奇数バン
ク４８には、奇数バンク４８が書き込みモードにあると
き（信号ＳＷが“１”のとき）、書き込みアドレスＷＡ
Ｈが出力される。 セレクタ４５１，４５２と後述する４６１゜４９１は、
上から印加される信号ＳＷが“Ｏ？＋の時、左上からの
入力（セレクタ４５１では、アドレス線９３からの入力
）を選択し、信号ＳＷが“１″の時、左下からの入力（
セレクタ４５１では、アドレス線９９からの入力）を選
択して右の出力線（４５１では信号線５７）に出力する
機能を有している。 選択回路４６は信号ＳＷに応答して前述の偶数バンク用
書き込みデータ信号５ＤＲＥと奇数バンク用書き込みデ
ータ信号５ＤＲＯを選択出力するものであり、セレクタ
４６１からなる。セレクタ４６１は、信号ＳＷが“Ｏ”
のとき、信号線８２を選択し、データ信号５ＤＲＥ信号
線５４．５５に出力する。信号ＳＷが１１−”のとき、
信号線８３を選択し、データ信号５ＤＲＯを信号線５４
゜５５に出力する。したがって、偶数バンク４７がＷモ
ードのとき（信号ＳＷが１１０　Ｊ＃のとき）、バンク
４７および４８に、偶数バンク用書き込みデータ信号５
ＤＲＥが印加される。 したがって、偶数番目の書き込み要求がＦｉＦＯメモリ
に到着すれば、偶数バンクがＷモードのとき、偶数バン
ク４７の書き込み端子Ｗ　Ｅ　Ｔには、信号“１″が人
力され、アドレス端ｒ−Ａ　Ｔには前述の書き込みアド
レス信号ＷＡＨが入力され、データ端子ＤＩＴにはこの
データ信号５ＤＲｈ：が人力され、偶数バンク用書き込
みデータ信号５ＤＲＥが偶数バンク４７に書き込まれる
。 ところが、前述したように、偶数バンク４７がＷモード
のとき（信号ＳＷが０”のとき）、奇数バンク４８はＲ
モードとなり信号ＳＷが“０”のため、アンドゲート４
４２の出力である書き込み指令信号ＷＥＯは“０″とな
り、奇数バンク４８の書き込みが禁止されるので奇数バ
ンク４８に偶数バンク用書き込みデータ５ＤＲＥが書き
込まれることはない。 奇数バンク４８がＷモードのとき（信号ＳＷが“１″の
とき）、バンク４７および４８に、奇数バンク用書き込
みデータ信号５ＤＲＯが印加される。しかし、上述と同
じ理由で、偶数バンク４７にはこのデータ信号５ＤＲＯ
が書き込まれることなく、奇数バンク４８にこのデータ
信号５ＤＲＯが書き込まれる。 なお、セレクタ４６１の代りに、信号線８２と５５とを
結線し、信号５ＤＲＥが偶数バンク４７に常に印加する
ようにし、かつ、信号線８３と５４とを結線し、信号５
ＤＲＯが奇数バンク４８に常に印加するようにしてもよ
い。ただし、セレクタ４６１を用いた方が、信号線５５
と５４を共通化することができ、バンク４７，４８とＷ
制御回路４２間の信号線の配線が簡便となるにのように
して、０番のデータは偶数バンク４７の０番地に、１番
のデータは奇数バンク４８の０番地に２番のデータは偶
数バンク４７の１番地に、３番のデータは偶数バンク４
８の１番地に。 ・・・・・・というように、データは、何ら外部からア
ドレスを指定しなくても受信した順番に従いバンク４７
．４８に交互に繰返して自動的に書き込まれる。 なお、バンク４７．４８は１次の入出力端子を有してい
る。ＷＥＴは書込み指令信号入力端子であり、偶数バン
ク４７への書込み指令信号ＷＥＥ又は奇数バンク４８へ
の書込み指令信号ＷＥＯが端子ＷＥＴに入力される。Ａ
Ｔはメモリアドレス入力端ｐであり、偶数バンク４７へ
のメモリアドレスＡＥ又は奇数バンク４８へのメモリア
ドレスＡＯが端子ＡＴに入力される。ＤＩＴは書込みデ
ータ入力端子であり、データ信号ＤＩＥ又はｉ）　Ｉ　
Ｏが端子ＤＩＴに入力される。 ＤＯＴは読出しデータ出力端子であり、偶数バンク４７
の端Ｔ−ＤＯＴから読出しデータＤＯＥがデータ線４７
１に出力され、奇数バンク４８の端７−　Ｄ　ＯＴから
読出しデータＤＯＯがデータ線４８１に出力される。端
子ＷＥＴの入力が１”のとき、バンク４７．４８はデー
タ端子ＤＸＴのデータをアドレス入力端子ＡＴに入力さ
れるアドレス信号が示すアドレス番地にストアする。端
子ＷＥ”ｌ’の入力が“０＃のとき、バンク４７．４８
はアドレス入力端子に入力されるアドレス信号が示す番
地にストアされているデータを読み出す。 第２図に示さなかったバンク４７．４８の他の入出力端
子としては、電源端子、チップセレクト端子、出力エネ
ブル端子などがある。 以上で、書き込みの動作説明が終ったので１次に読み出
しの動作説明をする。 読み出し制御回路（以下、Ｒ制御回路と称する）４３は
、外部からの初期値設定信号５ＴＡＲＴにより、後述す
るように初期設定がされている。Ｒ制御回路４３は、後
述するように、これからバンク４７．４８の読み出すべ
きアドレスＲＡを記憶している。アドレスＲＡは、後述
する読み出し要求信号ＲＲＥＱによって、“１”だけカ
ウントアツプされる。読み出しアドレス信号ＲＡＨは、
アドレスＲＡを２進ビツトで表わしたとき、下位１ビッ
トを除くビットの信号であり、Ｒ制御回路４３から信号
線９９に出力される。また、回路４３は書き込まれたデ
ータのうち、まだ読み出されていないデータの個数Ｍを
記憶している０個数Ｍは、書き込み許可信号ＷＥが１′
１　＋＃になるごとに、すなわち、データが１個書き込
まれるごとに、“１″だけカウントアツプされ、読み出
し許可信号ＲＯＫを受信する第２の外部装置たとえば、
パイプライン演算ユニット１から信号線１５を介して入
力される読み出し要求信号ＲＲＥＱが“１”になるごと
に、すなわち、データが１個読み出されるごとに、′１
”だけカウントダウンされる。 Ｍが１以上であり（バンク４７．４８にまだ読みだされ
ていないデータが書き込まれている状態にあり）、かつ
、モード指定信号ＳＷが読み出しモードを指定している
バンクにこのデータが書き込まれているときのみ、信号
線１３を介して、外部装置にＲ制御回路４３から、信号
ＲＯＫに“１″が出力される。このデータが、バンク４
７．４８のどちらかに書き込まれているかは、２進数の
読み出しアドレスＲＡの最下位ビットが“ＯＩＩか“１
″かで検出される。 信号線９９の読み出しアドレス信号ＲＡＨは。 前述したセレクタ４５１，４５２に印加され、モード指
定信号ＳＷがＩＩ　ＯＩｊか（ｒ　ｉ、　ＩＰかによっ
て。 セレクタ４５１，４５２からバンク４７．４８のアドレ
ス端子ＡＴに印加される。すなわち、信号ＳＷが“Ｏｎ
のときは奇数バンク４８が読み出しモードとなっており
、セレクタ４５２を介して読み出しアドレス信号ＲＡ　
Ｈが奇数バンク４８に出力される。信号ＳＷが“１′の
ときは偶数バンク４７が読み出しモードとなっており、
セレクタ４５１を介して読み出しアドレス信号ＲＡＭが
偶数バンク４７に出力される。このように、読み出しモ
ードになっているバンクに、読み出しアドレス信号ＲＡ
Ｈは印加される。 したがって、読み出しモードになっているバンク内の、
読み出しアドレス信号ＲＡＷにより指定される番地から
読み出すべきデータが出力端子ＤＯＴに出力される。 セレクタ４９１からなる選択回路４９は、読み出しモー
ドにあるバンクの出力を選択的に信号線１０に出力する
ものである。モード指定信号ＳＷが“０”のとき奇数バ
ンク４８が読み出しモードにあり、奇数バンク４８から
読み出されたデータ信号ＤＯＯをセレクタ４９１は信号
線１０に選択出力する。この信号が読み出しデータ信号
ＲＤ　Ａ　Ｔ　Ａとして外部の装置に送られる。モード
指定信号ＳＷが１１１　Ｔｔのとき偶数バンク４７が読
み出しモードにあり、偶数バンク４７から読み出された
データ信号ＤＯＥをセレクタ４９１は選択して、第２の
外部装置に信号、５ｉｉｏを介して、出力する。もちろ
ん、バンク４７．４８の出力端子Ｄ　ＯＴに結線論理が
許されれば、バンク４７゜４８のチップセレクト端子や
出力エネブル端子の入力を制御することにより、データ
線４７１とデータ線 ４８１を結合しただけ、選択回路４９１に相当する機能
を実現することもできる。 なお、第２の外部装置、たとえばパイプライン演算ユニ
ットは、信号ＲＯＫがｕ　１　ｐｐであり、かつ、自己
が読み取り可能のとき、信号ＲＤＡＴＡ取り込み、読出
しデータを受取ることを示すため、信号ＲＲＥＱを“１
″としてＲ制御回路４３に出力する。Ｒ制御回路は、信
号ＲＲＥＱが“１″の時次のサイクルでは読出しアドレ
スＲＡを１つ増加した状態にする。 このようにして、偶数バンク４７の０番地のデータ、奇
数バンク４８の０番地のデータ、偶数バンク４７の１番
地のデータ、奇数バンク４８の１番地のデータ、・・・
・・・というように、バンク４７゜４８に書き込んだも
っとも古いデータから、古い順に順次、バンク４７．４
８に書き込まれたデータが読み出される。したがって、
第２図のＦｉＦ○メモリは、いわゆるファーストインフ
ァーストアウトのメモリ機能を有している。また、以上
説明したように各バンクごとに独立にモード指定がなさ
れているため、偶数バンク４７にデータを書き込んでい
るとき、同時に、奇数バンク４８から書き込まれたデー
タを読み出すことと、偶数バング４７から書き込まれた
データを読み出し、同時に、奇数バンク４８１にデータ
を書き込むことができる。すなわち、書き込みと読み出
しとを同時に実行することができる。 第１図に示した構成において、第２図のＦｉＦＯメモリ
を２０．２１として使用しているので、ＦｉＦＯメモリ
２０と２１における信号ＳＷは同期化しておく必要があ
る。なぜならばパイプライン演算器２では、２つの入力
データの番号はデータが正しく入力されるサイクルでは
常に等しいことが一般的であり、２０と２１での信号Ｓ
Ｗの値が異なっていると、常に片側のＦｉＦ○メモリか
らは読み出し不可となり、両者が同時に読み出し可とな
らぬため一つも演算が開始できなくなる。これを避ける
ためには、全装置内のすべてのＦｉＦＯメモリ中の信号
ＳＷが常に同一の値となる様な構成としても良い、たと
えば、一つのＦ　ｉ　Ｆ　Ｏメモ’Ｊ　２０　（７）　
Ｓ　Ｗ信号を他のＦｉＦＯメモリ２１でも共有すれば良
い、第２図では。 ＦｉＦＯメモリ２２に関しては、演算ユニット６への入
力がＦｉＦＯメモリ２２以外にないので、信号ＳＷに関
する同期は不要である。 次に、モード指定回路４１．Ｗ制御回路４２゜Ｒ制御回
路４３について、さらに具体的に第３図（Ａ）、第４図
、第５図を用いて説明する。 回路４１，４２，４３は、−相のクロック信号′１゛で
動作しこのクロックの周期が、パイプライン演算器のピ
ッチであると同時に、メモリ素子のメモリサイクル時間
になっている。第６図の下に示したごとく、各サイクル
にＯから１３までの番号を付けて説明する。各サイクル
はＴの立上りからの次のＴの立上りまでと考える。 特記しない限り、フリップフロップ（以下、ＦＦと称す
、）と同期型カウンタ（以下、ＣＮＴと称す、）はクロ
ック入力信号Ｔの立上りで動作するエッヂトリガタイプ
である。 図中の左右の信号線の端子での一重丸は、ＦｉＦＯメモ
リ内部のインタフェイス信号を示し、二重光はＦｉＦＯ
メモリ外部とのインタフェイス信号であることを示す。 ここでは最大８個までの入力データを記憶できるＦｉＦ
Ｏメモリとして以下の説明を行なう、この構成では、バ
ンク４７と４８は各々４個のデータを格納可能なメモリ
容量があれば良い、また。 信号ＷＡＨの信号線９３９Ｍ号ＲＡＭの信号線９９、信
号ＡＥの信号線５７．信号ＡＯの信号線も２ビツトのア
ドレス線で良い。 第３図（Ａ）から第５図までに示した回路４１゜４２．
４３はすべてクロック信号Ｔに同期した同期式回路であ
る。以下の説明では次の２点を仮定する。（１）ゲート
の遅延時間やＦＦとＣＮＴの遅延時間がクロック信号Ｔ
のサイクル時間に比較して充分に小さい、（２）クロッ
ク信号Ｔで動作するＦＦやＣＮＴの出力を同じクロック
信号Ｔで動作する次段のＦＦやＣＮＴに入力しても誤動
作しない。 上記（２）の仮定は「あるサイクルでの前段のＦＦの値
が、次のサイクルでの後段のＦＦの値を決定し、同一サ
イクル中に前段のＦＦの値が、後段のＦＦの値に影響を
与えることが無い」ということである、上記（１）仮定
が満されない場合には、使用するバンクを含めた詳細な
遅延時間の算定と検討が必要であり、上記（２）の仮定
が満されない場合には、クロッ９４８号の２相化等の対
策が必要であることは、同期式回路であれば当然である
。 第３図（Ａ）はモード指定回路４１の回路図である。Ｆ
Ｆ５０の反転出力端子Ｑの出力がＦＦ５０の入力端子り
に入力されている。ＦＦ５０のクロック端子には、メモ
リサイクル、すなわち、パイプラインピッチ毎に“１″
となるクロック信号Ｔが印加されている。ＦＦ５０の出
力端子Ｑからの信号が前述のモード指定信号ＳＷとなる
。今。 ＦＦ５０の内部状態が“１″とする。このときの端子Ｑ
の出力″０”が入力端子りに入力される。 クロック信号Ｔの１回目の立ち上りで、ＦＦ５０は、端
子Ｑの出力１１０”を取り込み、ＦＦ５０の内部状態は
１′ｉ　Ｐ＃からＯｎに変化する。このとき、端子Ｑの
出力も“０″から“１″となる。したがって、入力端子
りの入力も“１″となる。りロック信号Ｔの２回目の立
ち上りで、ＦＦ５０は、端７−　Ｄの入力“１″を取り
込み、ＦＦ５０の内部状態は再び“］−″に戻る。この
ように、クロック信号Ｔの立ち上り時点で、ＦＦ５０の
内部状態は１６０１９　、　　ＩＩ　Ｉ　ＰＩの反転を
繰り返す。したがって、ＦＦ５０の出力端子Ｑの出力で
ある信号ＳＷもクロック信号Ｔの立ち上りに応答して“
０”　ｕ　１　ｐｐの反転を繰返す。このようすを第６
図のタイムチャートのＴとＳＷに示す。信号ＳＷの役割
は前述したようにバンクの動作モードを指定することに
ある。 第３図（Ｂ）はモード指定信号ＳＷによって指定される
偶数バンク４７．奇数バンク４８の各モードを示したも
のである。 なお、モード指定回路は、 （１）　　前述した複数個のＦｉＦ○メモリ間の同期化
をはかるため、モード指定回路を１つ設けて、それを共
用してもよい。 （２）８個の書き込みデータがすべて到着しバンク上で
の読み出しと書き込みが競合する可能性が無くなった時
、次に読出したい側のバンクを常に選択できる様に信号
ＳＷを変更する回路を設けてもよい。 第４図は、Ｗ制御回路４２の回路図である。 （３）書き込みと読み出しが競合しない条件下では、到
着するデータの偶奇とＷモードに指定するバンクの偶奇
と常に一致する様に、信号ＳＷを変更する回路を設けて
も良い。 第４図は、Ｗ制御回路４２の回路図である。 まず最初に、第４図のＣＮＴとＦＦの役割と主要なゲー
トの機能を説明し１次に第６図のタイムチャートに従っ
てその動作例を説明する。ＣＮＴ６２は前述したエツジ
トリガタイプの同期型カウンタであり出力のビット数が
１ビツトである。 ＣＮＴ６４もエツジトリガタイプ３ビツトの同期型カウ
ンタである。端子ｕｐはカウントアツプ指示入力端子で
あり、端子Ｒは内容をゼロクリアするためのリセット端
子、端？−ＧＫはクロック端子Ｔの入力端子、端子Ｑは
カウンタ内容の出力端子である。カウントアツプ動作は
、端？−ｕｐの入力信号が“１″の状態で、端子ＣＫに
印加されるクロック信号Ｔが“０”から“１″へ立上が
る時点で実行される。端子ｕｐの入力信号が“Ｏ″の状
態ではＣＮＴの値は不変である。ＦＦ６３は、エツジト
リガタイプのＦＦであり、前述のカウンタと同じく端子
ＧＫに印加されるクロック信号の立上がりで出力端子Ｑ
の値が変化する。 ＣＮ　Ｔ　６２は、外部からの信号５ＴＡＲＴでリセッ
トされ、外部からの書き込み要求信号ＷＲＥＱが到着す
るサイクルの終り（クロック信号Ｔの立上り）でカウン
トアツプされ、その出力ＷＣＮＴはそのサイクルで到着
する書き込み要求（書き込み要求信号ＷＲＥＱと書き込
みデータＷＤＡＴＡ）が奇数バンク４８に対するものか
偶数バンク４７に対するものかを示す。つまり、出力Ｗ
ＣＮＴの１１０”は偶数バンク４７への書き込み要求を
意味し　１１１　Ｆ＋は奇数バンク４８への書き込み要
求を意味する。ＣＮＴ６２のもう１つの出力信号ＷＣＮ
Ｔは出力信号ＷＣ：ＮＴの逆極性信号になっている。 ＣＮ　Ｔ　６４は、外部からの信号５ＴＡＲＴでリセッ
トされ、いずれかのバンクへの書込みが実行されるサイ
クル（ＷＥが“１″であるサイクル）の終りでカウント
アツプされる。ＣＮＴ６４の出力が前記ＷＡであり、そ
の上位２ビツト出力ＷＡＨは、バンクの書込みアドレス
を示し、その下位１ビツトの出力ＷＡＬは書込みバンク
の偶奇を示す。つまり、ＣＮＴ６４の出力が“０ＯＯｚ
”（添字の２は２進数を示す。以下同じ）であれば、Ｗ
制御回路４２は偶数バンク４７のＯＯ２番地を書込み先
として指示することになる。ＣＮＴ６４の出力が“００
１□”であれば、奇数バンク４８のＯＯ２番地を指示し
、“０１０２”であれば、偶数バンクの“０１２”番地
を指示している。実際にバンクで書込みを実行するため
には、後述する書込み許可信号ＷＥが“１″でなければ
いけない。 あるサイクルで信号ＷＲＥＱが“１″であれば、そのサ
イクルに書込み要求はＷ制御回路４２に到着している。 書込むべきデータ信号は、そのサイクルでの信号ＷＤＡ
ＴＡである。つまり、対応する信号ＷＲＥＱと信号Ｗ　
Ｌ）　Ａ　Ｔ　Ａは同一サイクルでＷ制御４２に到着す
る。 第３図（Ｂ）に示す様に、あるサイクルにおいて信号Ｓ
Ｗの値により、偶数バンク４７　’＃１奇数バンク４８
の片方がＷモードに指定される。一方、外部からＷ制御
回路４２に到着する書込み要求は、信号ＳＷの値とは独
立に到着する。従って、Ｗ制御回路４２では１次の２種
類の書込み動作手順のいずれかを到着する各々の外込み
要求と対応して実行する。 （、ｉ）　　要求が到着したサイクルと同一サイクルに
、バンクへの書込みが実行される。ある要求が到着し、
かつ、到着した要求の番号の偶奇（すなわち書込み先の
バンクの偶奇）と要求が到着したサイクルでのＷモード
状態にあるバンクの偶奇が一致した時、（ａ）の書込み
動作手順が実行される。以下直接書込み手順と呼ぶ。 （ｂ）　　要求が到着したサイクルの次のサイクルに、
バンクへの書込みが実行される。ある要求が到着し、か
つ到着した要求の番跨の偶奇と、要求が到着したサイク
ルでのＷモード状態にあるバンクの偶奇が一致しない時
、（ロ）の書込み動作手順が実行される。以下遅延書込
みと呼ぶ。 第４図の排他的論理和（以下ＦＯＲと称す）ゲート６９
は、到着する要求の番号の偶奇とＷモードのバンクの偶
奇の不一致を認識する。つまり。 あるサイクルで信号線８８上のＥＯＲゲート６９の出力
が“０″であれば、偶奇が一致し５ており、要求が到着
した場合には直接擦込み手順を実行すべきである。また
、ＥＯＲゲーｌ−６９の出力が“１”であれば、偶奇が
一致しておらず、要求が到着した場合には遅延書込み手
順を実行すべきである。アンドゲート６９と６８はそれ
ぞれ、直接書込み手順の実行と遅延書込み手順の実行を
認識する。アンドゲート６９の入力端子の片方に付けら
れた丸印は、第２図のアンドゲート４４１と同様に、人
力信号の反転を示している。つまり、アンドゲート６９
の出力が１１１　Ｎとなる必要充分条件は・信号線３３
上の信号ＷＲＥＱが“１″であり、かつ、信号線８８上
の信号が０“であることである。 １１１　ＩＩ信号線９０上のアンドゲート６９の出力が
“１″であれば、オアゲート７０を経由して信号線９１
」二の書込み許可信号ＷＥが１１１　Ｈとなり、書込み
要求が到着したサイクルに、バンクへの書込みが実行さ
れる。これが、直接書込み動作の実行である。 信号線８９上のアンドゲート６８の出力が１′１”であ
れば、ＦＦ６３には端ＰＤより（（１１１が入力され次
のサイクルでは、信号線８６上のＦＦ６３の出力信号Ｗ
ＲＥＱＤＬが“１”となり、書込み要求が到着した次の
サイクルに、バンクでの書込みが実行される。これが、
遅延書込み手順の実行である。ｌ”　Ｆ　６３は、遅延
書込み手順で実行すべき書込み要求が到着したことを記
憶し、次のサイクルにバンクの書込みを指示する。 （＋’Ｆ号ＷＥが“１″の時、偶数バンク４７か奇数バ
ンク４８において書込みが実行される。書込み先のバン
クの偶奇は、信号ＳＷと信号ＷＡＬのいずれによっても
知ることができる。第２図に示された実施例では、信号
ＳＷを書込み先バンクの偶奇の選択信号として使用して
いることは前述した。 書込み指示信号ＷＲＥＱについては、その値がこの様に
Ｗ制御回路４２に到着したサイクル中に信号ＷＥとして
伝えられる場合と、一時記憶されて次のサイクルに信号
ＷＥとして伝えられる場合とがあると考えることができ
る。書込みデータ信号ＷＤＴＡについても、その値が直
接用いられる場合と次のサイクルまで記憶されなければ
ならない場合とがある。信号ＷＤＡＴＡも信号ＷＲＥＱ
と同様に、２組のアンドゲート群（アンドゲート６８と
６９に相当）ＦＦ群（ＦＦ６３に相当）とＯＲゲート群
（ＯＲゲート７０に相当）を用いて上記２つの場合の動
作を実現することもで斥る。 しかし、第４図では２群のラッチを用いる別の方式を示
した。 ラッチ６０と６１は、前述しまたエッヂトリガタイプの
ｌ？Ｆとは動作が異なり、入力端、、７−　ＣＫからの
クロック信号が１１１　ＩＴの状態では、入力端子りか
らの入力内容がただちに出力端Ｔ−Ｑからの出力となり
、クロック信号がａｔ　ｌ　ｎからｌ（ＯＦ＋に立下が
った時入力端子りからの入力内容が保持され（保持する
動作をラッチ動作と呼ぶ）、保持された内容は再びクロ
ック信号が１′０”から“１″に立上がるまでの間出力
端子Ｑから出力される。 ラッチ６０は、偶数番目の書込みデータ（偶数バンク４
７への書込みデータ）を一時的に保持するために用いら
れ、ラッチ６１は奇数番目の書込みデータ（奇数バンク
４８への書込みデータ）を一時的に保持するために用い
られる。偶数番目の書込み要求が到着したサイクルを考
えてみると。 信号ＷＣＮＴが１１１１１であるので、ラッチ６０の出
力信号５ＤＲＥには信号ＷＤＡＴＡの内容がそのまま出
力され１次のサイクルに移る信号Ｗ　ＣＮ　Ｔが１１１
　＋＋から“０″に立下がり信号ＷＤＡＴＡの内容が保
持され１次のサイクルでも信号５ＤＲＥの内容は前のサ
イクルと同一である。 つまり偶数番目の書込み要求が到着したサイクルに偶数
バンク４７で書込みが実行される場合にも、到着した次
のサイクルに書込みが実行される場合でも、信号５ＤＲ
Ｅの内容は正しい偶数番目の書込みデータの内容である
。 ラッチ６１とその出力信号５ＤＲＯも、ラッチ６１への
クロック信号が信号ＷＣＮＴである点を除き同一の構成
であり、信号５ＤＲＯの内容が正しい奇数バンクへの書
込みデータの内容である。 次に、第６図のタイムチャートに示した動作例に基づい
て、ＦｉＦＯメモリ２ｏの書込み動作について説明する
。到着する書込み要求には、０番目から７番目までの番
号付けが行なわれそれぞれ偶数バンク４７の０番地、奇
数バンク４８の０番地、偶数バンクの１番地の順に、奇
数バンクの３番地までに書込まれる。 第６図には示されていないが、一連の書込み動作に先立
つ、信号５ＴＡＲＴの１１１　ＩＰのパルスにより、Ｃ
ＮＴ６２とＣＮＴ６４は“０″にリセットされている。 ＦＦ６３も、リセット端子Ｒに信号５ＴＡＲＴの“１″
のパルスが入力されるので同様にリセットされ、最初の
書込み要求が偶数番目であることを示す。 第６図の動作例では、０番目から２＃目までの書込み要
求に対しては遅延書込み手順が実行され。 ５番目から７番目の要求に対しては直接書込み手順が実
行される。 最初に、サイクルＯに０番目の書込み要求が到着する。 信号線３３上の信号ＷＲＥＱとデータ線３０−１−の信
号ＷＤＡＴがＷ制御回路４２に人力さｔｂ６．　つ＊）
Ｊ、ＷＲＥＱが”１”　であ）Ｊ、４８％Ｗｌ）ＡＴＡ
の内容は０番目の書込みデータである。 サイクル０ではまだ信号Ｗ　に　Ｎ　Ｔが“０″であり
、第６図の例では信号ＳＷがｉｔ　Ｏｒｔつまり偶数バ
ンクがＷモードであることを示しているので、Ｅ　ＯＲ
ゲート６７の出力は“Ｏ”であり、アンドゲート６８の
出力が“０″となり、アンドゲート９０の出力がｒｔ　
Ｌ　＋ｚとなり、オアゲー１−７０の出力信号ＷＥが′
１″となる。信号ＷＥが“１″のサイクルでは、第２図
に示した様に信号ＳＷによりＷモードに指定されたバン
クにおいて書込みが実行される。つまり、第２図のアン
ドゲート４４１により、信号線５９上の信号ｗ　ＥＦ、
がＬＬ　Ｉ　ＩＩとなり、偶数バンク４７における書込
み動作が指示される。 次に書込みアドレスについて説明する。第４図のＣＮ　
Ｔ　６４が信号Ｓ　Ｔ　Ａ　ＲＴによりセットされた後
に　Ｎ　Ｔ６４の出力は、サイクル０でも“ｏｏｏ２”
のままであり、その上位２ピッ１−出力である信号Ｗ　
Ａ　）Ｉも００１′としてアドレスａ９３に出力される
。第２図において偶数バング４７へのメモリアドレス信
号ＡＥの内容を決定するセレクタ４５１は、信号ＳＷが
“０″なのでアドレス線９３上の書込みアドレス信号Ｗ
ＡＨを選択しアドレス線５７に信号ＷＡＨを出力する。 以上により、サイクルＯでは偶数バンク４７のアドレス
端−ｆ−Ａ　Ｔに正しいアドレスである１１００２７９
が人力される。音数バンク４８にはセレクタ４５２の働
きにより、信号ＲＡ　Ｈがアドレス端−Ｊ’　Ａ　Ｔに
人力されるが、アンドゲート４４２の働きにより信号Ｗ
　ｌ！：　Ｏが′０″なので、誤まった書込みが実行さ
れることは無い。 次に書込みデータについて説明する。第４図においてサ
イクル０ではＷ　ＣＮ　Ｔが“１″なので、ラッチ６０
はデータ線３０上の０番目の要求と対応する信号Ｗ　Ｄ
　Ａ　Ｔ　Ａをただちにデータ線８２上に信号Ｓ　Ｉ）
　ＲＥとして出力する。第２図のセレクタ４６１は、信
号ＳＷが“ＯＩＩなのでデータ線８２」―の信号Ｓ　Ｄ
　ＲＥを、データ１１Ａ５５に出力する。 つまり、サイクルＯでは、０番目の書込みデータ信号Ｗ
　Ｄ　Ａ　’Ｉ’　Ａが正しく偶数バンク４７のデータ
入力端子Ｄ　Ｉ　Ｔに人力される。第２図の実施例では
奇数バンク４８のデータ入力端７−ＤＩＴにも０番目の
書込みデータが入力されるが、アンドゲート４４２の働
きにより信号ＷＥＯが“０”であることが保証されるの
で、誤まった書込みが実行されることは無い。 サイクル■にも１番目の書込み要求が到着し。 かつサイクルの中にバンクへの書込みが実行されるが、
書込み先が奇数バンク４８である点がサイクル０　と異
なる。つまり、第２図において信号ＳＷが“１″なので
、信号ＷＥＥは１′ＯＮであり、（ｉｔ号Ｗ　ＥＯは“
１”である、信号Ｗ　Ａ　Ｈの値がセレクタ４５２によ
り選択されて信号ＡＯとして出力され、信号Ｓ　Ｌ）　
ＲＯの値がセレクタ４６１により選択されて信号ＤＩＯ
として出力される。第４図の３ビツトのＣＮ　’ｌ”　
６４の値は、サイクル０からサイクル■に移る時、サイ
クルＯで信号ＷＥが“１”なので“００１２”に増加す
る。 ＣＮ　’ｒ　６２　（７）出力信号Ｗ　ＣＮ　ＴとＷ　
ＣＮ　Ｔも、サイクル０で４１号Ｗ　ＲＥ　Ｑが“１″
なのでサイクル■ではそれぞれＩｔ　１１ｊと“０″に
反転している。サイクルＯでもアンドゲート６８の出力
が０”な（７）テ、Ｆ”Ｆｅ２（７）出力Ｗ　ＲＥ　Ｑ
　Ｄ　Ｉ、は、サイクル■に才；いても“０″のままで
ある。サイクルＯでの信号Ｗ　Ｄ　Ａ　ＴＡの内容はラ
ッチ６０に保持されており、サイクル■でも信号Ｓ　Ｄ
Ｅ　Ｉ＜とじて出力されているが使用されない。 サイクル■には２番目の要求が到着し、サイクル■中に
偶数バンク４７に書込まれる。サイクル■おいて信号Ｗ
Ｅが“１″なので、ＣＮＴ６４の出力がサイクル■では
“０１０２”となり、２番目の遠き込み要求データ信号
ＷＤＡＴＡが偶数バンク４７の１番目に書込まれる。 第６図のタイムチャートでは、３番目の書込み要求がサ
イクル■ではなくサイクル■に到着した場合の動作例を
示している。サイクル■では、到着する要求は奇数番目
であり、かつ奇数バンク４８はＷモードでないので１次
のサイクル■）において３＃目の書込み要求が奇数バン
ク４８で実行される。第４図において、サイクル■では
、信号Ｗ　（：　Ｎ　Ｔが“１″でありかつ信号ＳＷが
０″′である。ＥＯＲゲート６７とＡＮＩ）ゲート６８
と６９に働きにより信号線８９上の信号が“ｉ　ＩＴと
なり信号線８８上の信号が“０”となる。ト”　Ｆ”　
６３は、入力信号端子［）に“１″が人力されるので１
次のサイクル■で初めて（１１ＩＩを信号Ｗ　Ｒ！！：
　Ｑ　Ｉ）　Ｌに出力する。バンク吉：込み許【１ｆ信
号−Ｗ　＋”：は、サイクル■では“０″であり。 サイクル（！ｉ）で３＃目の書込みを指示するために１
１１１７となる。この動作は、前述した遅延書込み手順
である。 書込みアドレスＷＡを作成するＣＮＴ６４は、サイクル
■と■ではＷＴりが“０″なのでサイグル■から■まで
同一の値“０１１２”を保持しており、サイクル■では
奇数バンクメモリ４８にメモリアドレスとして正しい値
である。 “０１□″が入力される。 次に、書込みデータについて説明する。サイクル■に３
番し１の書込みデータ信号Ｗ　Ｄ　Ａ　Ｔ　Ａが到着す
る。ラッチ６１のクロック信号となる信号Ｗ　ＣＮ　’
ｌ’がサイクル■では“１．′、サイクル■では１ｇ　
０７１となるので、ラッチ６１の出力信号Ｓ　ｌ）　Ｒ
Ｏの内容は、サイクル■だけでなくサイクル■でもサイ
クル■の信号Ｗ　Ｄ　Ａ　′ｒＡの内容と同一である。 したがって、サイクル■において奇数バンク４８に３番
目の要求の書込みデータを正しく入力することができる
。 第４図のＷ制御回路４２では、奇数バンク４８が３番目
の書込み要求をサイクル■では実行できないが、次のサ
イクル■では実行できることを仮定している。つまり、
サイクル■で信号ＳＷが“ＯＩＩであれば１次のサイク
ル■では信号ＳＷが１４　Ｌ　１１となることを、ＳＷ
の周期性から予測している。 ４番目の書込み要求も、偶数バンク４７がＷモードでな
い時（サイクル■）に到着するので一すイクル遅れて偶
数バンク４７に書込まれる。 ５番Ｆ１の要求は、偶数バンク４８がＷモードの時（サ
イクル■）に到着するので、０番目、１番目、２番目の
要求と同様に、直ちに偶数バンク４８に書込まれる。す
なわち対応する信号Ｗ　ＲＩ！：　Ｑと信号ＷＥが同一
サイクル■に′１１１Ｆとなる直接書込み手順で実行さ
れる。 ８個の書込み要求をバンクに一回に込む毎に。 ３ビツトのカウンタＣ，ＮＴ６４はカウントアツプされ
、その出力は“０００２″から“１−１１２”まで増加
する。サイクル１０には“０００２”に戻るかもしれな
いが、８＃目の書込み要求が外部から到着Ｅノないので
、偶数バンク４７の００４地の内容が破壊されることは
無い。 第５図は、Ｒ制御回路４３の回路図である。エツジトリ
ガ型カウンタ（以下、ＣＮＴと称す）１００は、カウン
トアツプとカウントダウンが可能な４ビツトのカウンタ
である。カウントアツプ端’７−ｔＪｐとカウントダウ
ン端７−　Ｄ　ＯＷ　Ｎの入力でカウンタ１００のカウ
ントアツプとダウンが指示される。端γ＝ｘｙｐの入力
信号ＷＥが“】ｎで、かつ端子Ｄ　ＯＷ　Ｎの人力信号
ＲＲＥ　Ｑが“０”のとき、カウンタ１００は、クロッ
ク端、７−　Ｇ　Ｋに入力されるクロック信号Ｔの立ち
上りで、６１″だけカウントアツプする。端子ＴＪ　Ｉ
）の入力信号ＷＥが“０”で、端子ＤＯＷＮの入力信号
ＲＲＥＱが“１”のとき、同様に“１”だけカウントダ
ウンする０両人力がともに０”か１″の時にカウントア
ツプもダウンもしないカウンタである。 ＣＮＴ１００（７１４ビツト出力ＲＥ　Ｑ　ＣＮ　Ｔは
４本のデータ線１０１に出力される。ＣＮＴ１００値は
書込まれたがまだ読出されていないデータの個数を示し
ている。Ｃ：ＮＴ１００は、入力データの個数がＯ〜８
までの９種類分記憶できるように４ビツトカウンタで閘
成されている。ＣＮＴ１００はリセット端子Ｒに入力さ
れる初期値設定信号５ＴＡＲＴでリセットされる。ＣＮ
’ｌ’ｌＯＯの４ピッ１−の出力は、オワゲート１．０
４に人力され。 各ビットのオワがとられその結果が信号線１０５に出力
される。オワゲート１０４の出力がＯでないときは、バ
ンク４７，４８に書込まれてまだ読み出されていないデ
ータがあることを示す。 ＣＮＴ１０９は、２進３ビツトカウンタであり、リセッ
ト端子■くに入力される初期値設定信号Ｓ　’ｌ’　Ａ
　ＲＴでリセットされ、カウントアツプ端子ｔＪ　［１
の人力信号ＲＲＥＱが“１”のとき、クロック端子ＡＣ
Ｋに入力されるクロック信号Ｔの立ち」；りのタイミン
グでカウントアツプされる。 ２進３ビツトのＣＮＴ　１０９の値は、読出しアドレス
を示している。ＣＮＴ１０９はカウンタ値の上位２ビツ
トをバンク読み出しアドレスＲＡ　Ｈとしてアドレス線
９９に出力し、下位１ビツトを読出すべきバンクの偶奇
を示す信号ＲＡＬとじて信号線１１１に出力する。 １１２は今読み出すべきバンクと、モード指定信号ＳＷ
が読み出しを指定しているバンクと一致しているかどう
か検出するためのＦＯＲゲートである。ＣＮＴ１０９の
最下位ビット信号ＲＡ　Ｌが“０″のとき、偶数バンク
４７が今読み出すべきバンクであり、また信号ＳＷが１
１１１＃のとき、この偶数バンク４７がＲモードとなる
。（ｉ号ＲＡＬが“１”のとき、奇数バンク４８が読み
出すべきバンクであり、また信号ＳＷが“Ｏ”のとき、
この奇数バンク４８がＲモードとなる。したがって。 ＥＯＲゲート１１２は信号ＲＡＬ、およびＳＷが、“０
”および“１″、または１”および“Ｏ”のとき“１”
を出力し、それ以外のとき、ａＯ″を出力するという条
件を満足している。アンドゲート１０６により０、信号
線１０５，１１３の信号の論理積がとられる。したがっ
て、アンドゲート１０６の出力である読み出し許可信号
ＲＯＫが“１”となるときは、バンク４７．４８に書込
まれたデータでまだ読み出されていないデータがあリ、
かつ、読み出すべきデータがあるバンクが読み出しモー
ドになっている条件が成立したときのみである。それ以
外のときは＃　Ｑ　ＰＩとなる。信号ＲＯ’には前述し
たようにＦ　ｉ　Ｆ　Ｏメモリからデータの読み出しが
可能なことを知らせる信号である。 Ｒ制御回路の動作を、第６図のタイムチャートの動作例
に基づいて説明する。信号線１５から入力される読出し
要求信号ＲＲＥ　Ｑは、信号ＲＯＫが１１１”の時のみ
“１″なることが外部の回路で保証されている。たとえ
ば、第１図のパイプライン制御論理回路３が保証する。 また、一連の読出し要求に先立つ信号５ＴＡＲＴにより
、ＣＮＴ１００．１０９が“Ｑ　ＩＦに初期設定される
点はＷ制御と同じである。 ０番目の書込みデータが偶数バンク４７に書込まれるサ
イクルＯでは、信号ＷＥは“１”となりＣＮＴ１００が
クロック信号′ｌ゛の次の立」−りでカウントアツプし
、サイクル■ではその出力ＲＥ　Ｑ　ＣＮ　Ｔは“００
０１２”となり、オワゲート１０４は１１　：ｌ　ＩＩ
を信号線１０５に出力しまだ読出されていないデータが
バンクに存在することを示す、一方サイクル■では信号
ＳＷはｕ　、１７１であり偶数バンクの４７がＲモード
であることをＥＯＲゲート１】２が検出し、９１″を信
号線１１３に出力する。２つの条件が成〃したことをア
ンドゲート１０６が判定して信号ＲＯＫとして°″１′
′を信号線１３上に出力する。 第６図の例ではこの応答として外部からの信号ＲＲＩ”
：Ｑが“１″となる場合を示している。信号線１５」；
の信号ＲＴ＜　Ｅ　Ｑが１”のときは、ＣＮ’ｌ’　１
０９をカウントアツプする。サイクル■では、同時に１
番目の書込みを示す信号ＳＷが１ｎとなるため、ＣＮＴ
１００はカウント動作を実行しない０次のサイクル■で
も出力信号 １、＜　１≦ＱＣＮＴは“０００１２”のまま保持され
、読出されていないデータが１個存在することを示す、
サイクルのでは、ＣＮ”ｌ”ＬＯ９の上位２ビツトの出
力信号ＲＡ　Ｉ−ＩはＯＯ”であり、データ線９９を経
由して第２図の選択回路４５に送られる。このサイクル
では信号ＳＷが“１”であり。 選択回路４５内のセレクタ４５１は信号ＲＡＨを選択し
てバンク４７のアドレス端子ＡＴに送出する。一方、第
２図中のアンドゲート４４１は、信号ＳＷが“１″のた
め信号ＷＥＥを“０”とする。 信号ＷＥ）Σが“０″であるため、バンク４７は読出し
動作を信号ＡＰ二の示す“００”番地に対して実行し、
直前のサイクルで書込まれた０番目のデータの内容を信
号Ｉ）　ＯＥとしてデータｍ４７１に出力する。第２図
中のセレクタ４９１は、信号ＳＷが“１”であるので、
信号［）ＯＥを選択して信号Ｔ＜　Ｉ）　Ａ　ＴＡとし
てデータ線１０に出力する。 以上の動作により、サイクル■中にＯ＃目のデータが信
号Ｒ１，）　Ａ　Ｔ　Ａに出力される。 １番目と２番目のデータの読出しも信号ＳＷの値と使用
されるバンクの偶奇を除いては、同じ動作を行なう。 ３＃目のデータの書込みは２番目のデータ書込み完了後
、さらに３サイクル後に実行されている。 そのため、２番目のデータを読出すサイクル■では、信
号ＲＲＥＱが“１″でかつ信号ＷＥが“０”となってい
るのでＣＮＴ１００がカウンタダウンされ、次のサイク
ル■では信号ＲＥＱＣＮＴは“ｏ　ｏ　Ｏ０２”となり
、信号ＲＯＫがＩＩ　０　＋７となり、信号ＲＲＥＱ＝
“１″が入力されないはずであり、３番目のデータに対
する読出し動作は実行されない。３番目の書込み要求信
号ＷＲＥＱに応答して信号ＷＥが“１”となるサイクル
の次のサイクル■では、信号ＲＥＱＣＮＴが“０００１
□′となり信号ＲＯＫが“１″となる。 しかし、第６図の動作例では別の外部の要因により信号
ＲＲＥ　Ｑが“Ｏ”になったままの場合を示している。 次のサイクル■では、信号ＳＷが１となり３番目のデー
タの格納されている奇数バンク４８がＲモードではない
ので信号ＲＯＫはｊ（ＯＰＩとなる。このサイクルでは
、ＣＮＴ１．００の値はｒＣＬ前のサイクルで４番目の
書込みを反映して”００１０ｇ”になっている。次のサ
イクル■では、信号ＳＷが“０″なので信号ＲＯＫが“
１″となり信号ＲＲＥＱとして“１″が入力される例示
されている。このサイクル■では、信号Ｔ＜　１！：　
Ｑ　ＣＮ　’１’は“００１１２”にまで増加している
。 以下、４番目から７番目までのデータが連続して読出さ
れている例が示されている。サイクル１２で最後の７番
目のデータが信号ＲＩ）　Ａ　Ｔ　Ａとして送出されて
いる。サイクルＯからサイクル１２までの１３サイクル
の間に８個の書込み要求と８個の読出し要求がこのＦｉ
ＦＯメモリでは処理されている。特にサイクル■からサ
イクル■までの４サイクルの間には４個の書込み要求と
４個の読出し要求が各サイクルに各々１個ずつ並列に処
理され、このＦｉＦＯメモリの最大処理能力が発揮され
ている。 第７図に１本発明の一実施例として上述のＴ’　ｉ　Ｆ
　Ｏメモリを仲立として複数の演算器をプログラムから
の指示により動的に結合したデータ処理装置の構成を示
したものである。第６図までに説明した。ＦｉＦＯメモ
リを使用することにより間欠的に書込みデータが発生し
ても正しく演算器から演算器にデータを転送する機能が
実現されている。 パイプライン方式の演算ユニット９０１゜９０２．９０
３とＦｉＦＯメモリ９２１，９２２゜９２３．９２４，
９２５との間に分配論理回路９１】と９１２が介在する
６分配論理回路９１１゜９１２は、各ユニットの入力元
と出力先にそれぞれ外部からの指示によりＦｉＦＯメモ
リを割当てる機能を持つ。分配論理回路９１１，９１．
２は複数個の多入力セレクタ群からなり、公知のもので
ある。たとえば、ある時点ではユニット９０３の入力と
してはＦ　ｉ　Ｆ　Ｏバッファ９２１の出力を分配論理
回路９１２は選択し、ユニット９０３の出力はＦｉＦＯ
メモリ９２２の入力となる様に分配論理回路９１１が選
択することができ、別の時点ではユニット９０３の入力
としてＦ’　ｉ　Ｆ　Ｏメモリ９２３、出力としては、
ＦｉＦＯメモリ９２４を選択する様に動的な再構成が可
能である。分配論理回路９１１，９１２は、セレクタを
多数個を使用して構成することができる。 なお、ＦｉＦＯメモリ９２１．・・・・・・、９２５の
各構成は第２図の？’　ｉ　Ｆ　Ｏメモリの回路４１を
除いたもので構成されており１回路４１に相当するもの
は１回路４１と同じ構成の回路９１０として設けられ、
各Ｆ　ｉ　Ｆ○メモリ９２１．・・・・・・。 ９２５間で共用されている。 第７図の演算ユニットには、四則演算を実行する算術演
算ユニットだけでなく、多量のデータを記憶することが
可能な記憶制御ユニットであってもよい。 〔発明の効果〕 以」−説明した様に本発明によれば、同時動作可能な複
数の演算器および複数の記憶装置を動的に結合し、かつ
有効なデータが間欠に出力されても後続の演算器に正し
いデータを有効データとして後続の演算器に人力でき、
かつ各記憶装置では、芹込みと読出しの一方を大きく遅
延することなく実行することができるデータ処理装置を
提供することが可能である。

【図面の簡単な説明】

第１図はＦｉＦＯメモリが適用された従来のパイプライ
ン方式の演算処理装置のブロック図、第２図は本発明で
使用するＦ’　ｉ　Ｆ　Ｏメモリのブロック図、第３図
（Ａ）はバンクの動作モードを指定するモード指定回路
の一例を示す回路図、第３図（Ｂ）は指定信号ＳＷによ
って指定される各バンクのモードを示す図、第４図はバ
ンクの書込みを制御するＷ制御回路の一例を示す回路図
、第５図はバンクの読出しを制御するＲ制御回路の一例
を示す回路図、第６図はＦｉＦ○メモリの動作を説明す
るためのタイムチャート、第７図は１本発明の一実施例
であるパイプライン方式のデータ処理装置のブロック図
である。 ４１・・・モード指定回路、４７・・・偶数バンク、４
８・・・奇数バンク、１００・・・書き込み読み出し制
御回路。

Claims (1)

1. 【特許請求の範囲】 １、それぞれが一群のデータを保持するための、それぞ
   れ複数のデータバンクからなる複数の記憶手段と、 順次入力されるデータに対して演算をそれぞれ行い、演
   算結果に対応するデータを新たな入力データの受信と並
   行して出力する複数の演算手段と、 選択された第１の記憶手段から読み出された一群のデー
   タを順次少くとも一つの選択された演算手段に供給し、
   該選択された演算手段から出力される一群のデータを選
   択された第２の記憶手段に順次供給するように該複数の
   記憶手段と該複数の演算手段とを命令に応答して選択的
   に接続する選択手段と、 該選択された第１の記憶手段に保持された一群のデータ
   を、あらかじめ定められたメモリバンクの順序に従い順
   次異なるデータバンクから読み出すように該第１の記憶
   手段を制御し、該選択された演算手段から出力される一
   群のデータを、該第２の記憶手段にあらかじめ定められ
   たデータバンクの順序に従い順次異なるデータバンクに
   書き込むように該第２の記憶手段を制御する手段を有し
   、該制御手段は該第１の記憶手段から次に読み出すべき
   データがすでにそこに存在するか否かに応じてそのデー
   タの読出しを制御し、各記憶手段について、データを次
   に書き込むべきバンクとデータを次に読み出すべきバン
   クが同一のときには、書き込みおよび読み出しの一方が
   該同一バンクに対して遅らせて行なわれるように制御す
   ることを特徴とするデータ処理装置。 ２、該制御手段は該書き込みおよび読出しの内の遅延さ
   れた一方を次のマシーンサイクルに実行するものである
   特許請求の範囲第１項記載のデータ処理装置。 ３、該制御手段は、各記憶手段ごとに設けられ、各記憶
   手段の複数のメモリバンクに順次読出しアドレス供給す
   る読出アドレス発生手段と、各記憶手段ごとに設けられ
   、各記憶手段内の複数のメモリバンクに順次書込みアド
   レスを供給する書込アドレス発生手段を有する特許請求
   の範囲第１項のデータ処理装置。