JPH0256048A - データ転送方法及びデータバッファ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はバスに接続されるデータの一時記憶装置（バッ
ファメモリ）に関し、特にデータの入出力が複数語を転
送単位として行なわれるデータ転送方法及びデータバッ
ファ装置に関する。

従来の技術 従来、バス上の装置がアクセスされる場合、第８図に示
すように読み出しストローブ信号或いは書き込みストロ
ーブ信号に対して装置指定信号（一般にはアドレス信号
、装置選択信号など）は、一定のセットアツプ時間とホ
ールド時間とを保障しなければならない。このため、ア
クセスの対象をアドレスａの装置Ａから他のアドレスｂ
の装置Ｂへ移した場合、アドレスａにおけるアクセスが
終了した後アドレスをｂに変化させ、充分に装置指定信
号が安定した後に装置Ｂへのアクセスを開始する必要が
あった。このためアクセスを装置間で移動する場合、セ
ットアツプ時間とホールド時間の和以上の時間を開ける
必要があるため、連続的なデータの転送ができずバスの
使用効率が低下していた。さらに装置Ｂへのアクセスが
装置Ｂの状態によって許可されるような場合には、装置
Ｂへのアクセスに先立って装置Ｂの状態を確認する必要
があり、−層のバス効率低下になっていた。

このような欠点を解決するためにバスの使用手順をパイ
プライン化してバス効率を高める方法が知られている。

すなわち、装置指定信号の送出。

指定装置の使用許可確認、データ転送の３つのステージ
の時間をずらすことによって、データ転送のためにバス
を使用する時間を前もって割りつけることにより、無駄
なくバスを使用することができる。

発明が解決しようとする課題 しかしながら、従来のパイプラインを用いる方法におい
ては、各装置が比較的複雑なバス制御装置を持つ必要が
あること、及び指定装置が不許可である場合にはパイプ
ライン段数相当の無駄時間が生ずる等の欠点があった。

本発明は上述の課題に鑑みてなされたもので、簡易な構
成でバスの使用効率を高めることができるデータ転送方
法及びデータバッファ装置を提供することを目的とする
。

課題を解決するための手段 本発明は上述の課題を解決するため、順次転送されるＮ
語（Ｎ≧２）が転送単位となっているバスに接続された
複数の各装置が、前記各装置に供給されている装置選択
信号を前記Ｎ語の転送終了以前にラッチし前記Ｎ語の転
送終了まで保持し、このラッチされた値に基づいて転送
処理を行うことによって、前記装置選択信号がラッチさ
れた時点以降に次のデータ転送に係わる装置選択信号が
供給されるデータ転送方法である。

さらに本発明は上記構成に加え、バスに接続されている
各装置が、前記各装置に供給されている装置選択信号に
よって前記装置の次のデータ転送に係わる状態信号を出
力させるものである。

作用 本発明は上述した構成により、装置選択信号がラッチさ
れた後はこのラッチされた信号を参照することによって
転送データを残さず読み出し或は書き込むことができる
。また、このデータ転送の間に装置選択信号を次の転送
先にして装置の状態信号すなわち次の転送の可否を検査
することができるため、データの転送を間断なく連続し
て行なうことができる。

実施例 （実施例１） 第１図は本発明のデータ転送方法の一実施例を示すブロ
ック図である。データバス１上に複数の装置２〜４が接
続されている。これらの各装置２〜４にはバス１上のデ
ータを読み出し、或は書き込むためのストローブ信号線
５及びリセット信号線６、状態信号線１７が接続されて
いる。一方アドレスバス７の信号はアドレスデコーダ８
によってデコードされ、その出力は装置選択信号線９を
経て各装置２〜４に供給されている。各装置とも同一の
構成であり、例えば装置２の内部では、ストローブ信号
線５からのストローブ信号がカウンタ１０によって計数
され、このカウント値が予め定められた値になったとき
ラッチ信号線１１上にパルスが出力される。このパルス
によって装置２へ供給されている装置選択信号線９上の
信号がラッチ１２に保持される。記憶装置１４のデータ
バス１への入出力は、ラッチ１２の出力である内部装置
選択信号線１３上の信号によって行われる。

記憶装置１４は現在行われているデータの入出力が終了
した後の記憶装置１４の状態を状態出力線１５に出力し
ている。この状態出力線１５は出力制御回路１６の入力
に接続されている。この出力制御回路１６は装置選択信
号線９によって状態信号線１７への出力を制御されてい
る。第１図におけるデータ転送の方式を第２図を用いて
説明する。

第２図において、（ａ）〜（ｇ）は各々信号線５上のス
トローブ信号、カウンタ１０の計数値、信号線１１上の
ラッチ信号、信号線θ上の装置選択信号、信号線１３上
の内部選択信号、データバス１上のデータ、状態信号線
１７上の信号である。

本実施例ではデータバス１上のデータは４個が１転送単
位になっており、カウンタ１０がストローブ信号を計数
することにより現在のデータバス１上のデータが４個の
内の何番目のデータかを検知している。ラッチ信号はカ
ウンタ１０の計数値゛０°に対応した信号であり、この
ラッチ信号によって外部から構成される装置選択信号が
保持される。このために装置選択信号が１転送単位の途
中で変化するにもかかわらず、内部装置選択信号は転送
単位の終了まで保持される。このようにして装置選択信
号を対応するデータ転送の終了まで保持する必要がなく
、次のデータ転送に係る装置選択信号に変化させること
ができる。

また、装置選択信号を次のデータ転送に係る装置選択信
号に変化させることによって、この装置の状態を実際の
データ転送に先だって調べることができる。すなわち、
データ転送元の装置は、ある装置（例えば装置２）への
データ転送と次にデータ転送を行う装置（例えば装置３
）の状態の検査を同時に行うことができ、バスの使用効
率を著しく向上させることができる。

第１図の実施例において、ラッチ信号はカウンタ１０が
ストローブ信号線５上のパルスを計数することによって
得ていたが、データバス１のバスマスク（図示はしてい
ない。）によって計数され、この計数値が各装置２〜４
に通知されてもよく、またバスマスタによって直接ラッ
チ信号が生成され、このラッチ信号が各装置２〜４に供
給されてもよい。

（実施例２） 第３図は本発明のバッファメモリの一実施例を示すブロ
ック図である。本実施例は、実施例１に示したデータ転
送方法を用いたバッファメモリであり、このバッファメ
モリは第１図に示す各装置２〜４に対応する。第３図に
おいて２１は８語を入出力の単位として動作するＦＩＦ
Ｏメモリであり、このＦＩＦＯメモリ２１の入出力は入
出力回路２２を介してデータ入出力線２３から行なわれ
る。ＦＩＦＯメモリ２１にはストローブ信号線２４、リ
セット信号線２５．入出力制御信号線２６が入力されて
いる。またＦＩＦＯメモリ２１の状態表示信号として満
状態を示すＦＬフラグ出力線２７、空状態を示すＥＰフ
ラグ出力線２８が設けられている。これらのフラグ信号
は８語の入出力の終了以前にこの入出力の終了後のフラ
グを出力するようになっている。このような技術は、例
えば日本国特許（特願昭６２−１４４Ｇ４８号公報）な
どに示されている。これらのフラグ（状態信号）は論理
ゲート２９によって、ＦＩＦＯメモリ２１にデータを書
き込む場合はＦＬフラグとして、読み出す場合にはＥＰ
フラグとして出力回路３０に出力される。出力回路３０
の出力はフラグ出力線３１に出力される。この出力回路
３０はチップ（装置）選択入力信号線３２によって制御
されている。この信号線３２はラッチ３３の入力にもな
っており、出力はチップ選択出力線３４に接続されてい
る。

ラッチ３３のラッチ信号は制御回路３５によって生成さ
れる。ＦＩＦＯメモリ２１及び入出力回路２２の動作は
チップ選択出力線３４によって制御されている。

制御回路３５はストローブ信号線２４上の信号を計数し
てラッチ３３に対して一連の８語の入出力の途中でチッ
プ選択入力線３２上の信号をランチし、入出力の終了ま
で保持するような信号を生成している。第４図は制御回
路３５の転送単位Ｎ＝８の場合の具体的な構成を示す図
である。フリップフロップ４０〜４２及びゲート４３〜
４６によって８進カウンタが形成されていて、ストロー
ブ信号線４７上の信号の降下エツジ数を計数している。

カウンタの値はゲート４８によって監視されておりその
値が“０”′及び“７”の時のみフリップフロップ４９
のクロック入力にパルスが送られる。フリップフロップ
４９はそれ自身が２進カウンタになるように接続されて
いる。その結果フリップフロップ４９の出力線５０には
０番目のストローブ信号の降下エツジで降下し、７番目
のストローブ信号の降下エツジで立ち上るような信号が
生成される。このような信号が第３図に示すラッチ３３
に印加されることによって、チップ選択入力線３２上の
信号は１語目のデータに対応したストローブ信号の降下
エツジ（以下、１語目のデータの終りと略す）に同期し
てラッチ３３に蓄えられ８語目のデータの終り、即ち１
転送単位の終了まで保持される。ＦＩＦＯメモリ２１及
び入出力回路２２は、ラッチ３３の出力によって制御さ
れているため、この結果、１語目のデータ転送が行なわ
れた時に選択されていたバッファメモリに以降７語が転
送されることになる。これに対してフラグ出力回路３０
はチップ選択入力線３２上の信号に直接制御されている
ため、第１語口のデータ転送以降はバッファメモリ２１
の入出力に関係なく出力が制御される。

このようにデータの入出力制御とフラグの出力制御が別
の信号によってなされ、チップ選択入力線３２上の信号
を保持することによって、バッファメモリをアクセスし
ている機器はデータの入出力を行ないながら、　（１）
現在の転送を行なっているバッファメモリ中のＦＩＦＯ
メモリの次の転送に係るフラグを検知することができる
。また（２）図示はしていないが、データバス出力線２
３上に接続されている他のバッファメモリのチップ選択
入力線３２を活性化することによって、次の転送するべ
きバッファメモリ中のフラグを検知することができる。

第５図にこのような動作を行なった場合の波形図を示す
。同図において５１〜５６は、各々リセット信号線２５
上の信号、ストローブ信号線２４上の信号、カウンタの
計数値、制御回路３５からラッチ３３へ入力される信号
、チップ選択入力信号線３２上の信号、チップ選択出力
線３４上の信号である。リセット信号５１によって制御
回路３５内のカウンタが初期化され、これ以降に入力さ
れるストローブ信号５２を計数する。ラッチ信号５４は
このカウンタの状態５３“０”に対応した信号であり、
チップ選択入力信号５５はこの信号５４によってラッチ
３３にとり込まれる。この結果、チップ選択出力信号５
６は第６図に示すように、ラッチ信号６４の降下時のチ
ップ選択入力信号５５を、次にカウンタの値が“Ｏ”に
なるまで保持する。このような波形５６を得ることによ
って、カウンタの状態５３が“１”以降にチップ選択入
力信号５５が変化しても該当するチップが選択されるこ
とになる。

（実施例３） 第６図は、第３図に示したバッファメモリを複数個集積
させてバッファメモリのブロックを構成した場合のブロ
ック図である。第６図において、６０〜６３は第３図に
示したバッファメモリであり、６４〜６９は第３図の２
３．　３１．　３２．　３４．２５．２４と同じく、各
々データ入出力線。

フラグ出力線、チップ選択入力線、チップ選択出力線、
リセット信号線、ストローブ信号線である。

データ入出力線６４はバスインターフェース回路７０を
介して外部のデータバス線７１に接続されている。また
、フラグ出力線６５はフラグインターフェース回路７２
を介して外部フラグ線７Ｂに接続）れている。バッファ
メモリ６０〜６３を１ブロツクとして、このブロックの
選択／非選択を示すブロック選択入力線７４及びブロッ
ク内のバッファメモリを特定するアドレス入力線７５は
デコード回路７６において各バッファメモリ６０〜６３
のチップ選択入力線６６に変換されている。

各バッファメモリ６０〜６３からのチップ選択出力線６
７は論理回路７７に入力されている。論理回路７７は各
チップ選択出力線６７上の信号の論理和をバスインター
フェース回路７０に出力している。バスインターフェー
ス回路７０はこの信号線上の信号によってデータバス線
７１とブロック内部のデータ入出力線８４を接続する。

一方フラグインターフェース・回路７２はブロック選択
入力線７４上の信号によってフラグ出力線６５を外部フ
ラグ線７３に接続する。このように、第６図の点線で囲
まれた部分を外部インターフェース回路７８とすると、
第６図において示されたバッファメモリブロックは、複
数の第３図に示したバッファメモリ６０〜６３と外部イ
ンターフェース回路７８によって構成されることになる
。同図の構成から明らかであるが、バスインターフェー
ス回路７０の制御が各バッファメモリ６０〜６３のチッ
プ選択出力信号の論理和によって行なわれ、また・フラ
グインターフェース回路７２の制御がブロック選択入力
線７４によって行なわれることから、ブロック選択入力
線７４及びアドレス入力線７５によって選択されたバッ
フ１メモリに対するデータ転送は、かかる選択信号が選
択されたバッフ１メモリによって８語目のデータの終り
まで保持され、この保持信号によってバスインターフェ
ース回路７０は８語目のデータの終りまでデータの入出
力を行なう。かかるデータ転送の間、１語目のデータの
終り以降ブロック選択入力線７４及びアドレス入力線７
５上の信号はその値を変え、同じブロック内の別のバッ
ファメモリまたは別のブロックを指示することができ、
この指示に応じたバッフ１メモリのフラグ出力線６６上
の信号を出力することができる。

このように、複数のバッファメモリと外部インターフェ
ース回路を第６図のように組み合せることによって、こ
のバッファメモリブロックをアクセスしている機器はデ
ータの入力を行ないながら、（１）ブロック選択入力線
７４上の信号及びアドレス入力線７５上の信号を保持す
ることによって現在の転送を行なっているバッフ１メモ
リの次の転送に係るバッファメモリのフラグを検知する
ことができる。また（２）他のバッファメモリブロック
のブロック選択入力線７４を活性化することによって、
或いは同じバッフ１メモリブロツクのアドレス入力線７
５を変化させることによって、次の転送を行なうバッフ
ァメモリのフラグを検知することができる。

（実施例４） 第６図においては、バッファメモリは一次元的に配置さ
れているが、バッファメモリに若干のハードウェアを付
加することによって二次元的なバッフ１メモリのアレイ
を作ることができる。第７図は、Ｘ方向、Ｙ方向それぞ
れに第６図に示すバッファメモリブロックを二次元的に
配置されたバッファメモリアレイの構成図である。第７
図において、８０〜８３は夫々Ｘ方向データバス線（以
下Ｘ方向を単にＸと、またＹ方向をＹと略す）、Ｘ外部
フラグ線、Ｘブロック選択入力線、Ｘアドレス入力線で
あり、８４はＸストローブ信号線である。これらはＸ外
部インターフェース回路８５に接続されている。Ｘ外部
インターフェース回路８５の実体は第６図における外部
インターフェース回路７８と同じである。同様にして、
Ｙデータバス線８６１　Ｙ外部フラグ線８７．Ｙブロッ
ク選択入力線８８．Ｙアドレス入力線８９．Ｙストロー
ブ信号線９０がＸ外部インターフェース回路９１に接続
されている。Ｘ外部インターフェース回路９１もまた第
６図における外部インターフェース回路７８と同じであ
る。二次元的に配列された１６個のバッファメモリ９２
は第６図におけるバッファメモリ６０〜６３と同じであ
り、これらのバ・−ファメモリ各々にはセレクタ９３が
接続されている。Ｘ外部インターフェース回路８５及び
Ｘ外部インターフェース回路９１からはセレクタ９３に
対して第６図に示したような複数の信号線が入出力して
いる。セレクタ９３は、これら２つの外部インターフェ
ース回路からの対応する信号線を、バッファメモリをア
クセスする方向に切替えている。

このように、二次元的に配置したバッファメモリ９２と
セレクタ９３及び外部インターフェース８５．９１を第
７図のように組み合せることによって、このバッファメ
モリアレイをアクセスしている機器はデータの入出力を
行ないながら、次のデータ転送に係るバッファメモリの
フラグを検知することができる。さらに第７図に示すバ
ッファメモリアレイを二次元アレイ状に配置することに
よって任意の広がりの二次元メモリアレイを構成するこ
とができる。このような構成は、クロスバタイプのネッ
トワークに有用であり、広い応用分野を持っている。こ
のような構成によれば、これにアクセスしている機器は
、指定したバッファメモリに対してデータの入出力を行
ないながら次のデータ転送に係る同一バッファメモリア
レイ内のバ・ラフアメモリ或いは他のバッファメモリア
レイ内のバッファメモリのフラグを検出することができ
る。このような機能によってデータ転送と、フラグの検
出をパイプライン化することが可能になりデータ転送を
高速に行なうことができる。

本発明の本質は、チップ選択信号をデータ転送中の一定
のタイミングでバッファメモリ内部に格納し、それ以降
のデータ転送は格納された値に基づいて行ない、さらに
データの転送に先だって転送主体が検知すべきフラグの
出力はチップ選択信号そのものによって制御され、外部
へ直接知らされるようにすることにある。このように構
成することによってデータの転送とフラグの状態の検索
が独立にできるようになり、データの転送を切れ目なく
効率良く行なうことができる。

発明の効果 以上述べてきたように、本発明によれば、バス上の転送
単位Ｎ（Ｎ≧１）語に対して、Ｎ語の入出力の終了以前
に装置の装置選択信号をラッチして、この信号によって
Ｎ語のデータの入出力の終了まで保持することによって
データの転送を切れ目なく行うことができ、さらにラッ
チ前の装置選択信号によって装置の状態信号によって、
装置選択信号を保持してデータの入出力を行っている期
間に他の装置の状態を検索することができ、係るバスの
データ転送効率を著しく高めることができる。

さらに、実施例に示したようにバッファメモリを配列し
、バスインターフェース回路を配したバッファメモリア
レイにおいて各バッファメモリからのラッチ後のチップ
選択信号の論理和によってバスインターフェース回路の
データ入出力を制御することによって上記した本発明の
効果を損なうことなく、階層的なバッファメモリアレイ
を’ｒｌｔ成することができる。このような利点は大規
模なりロスバー型のネットワークを構成する場合に有利
であるばかりでなくバッファを介したネットワークに等
しく利用され得るものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるデータバッファ
装置を示す構成図、第２図は第１図に示す構成の動作を
示す波形図、第３図は本発明の第２の実施例におけるデ
ータバッファ装置を示す構成図、第４図は第３図におけ
る制御回路の具体的な構成図、第５図は第４図に示す構
成の動作を示す波形図、第６図は本発明の第３の実施例
における一次元的に配置されたデータバッファアレイ装
置の構成図、第７図は本発明の第４の実施例における二
次元的に配置されたデータバッフ１アレイ装置の構成図
、第８図は従来のデータ転送における波形図である。

Claims (6)

【特許請求の範囲】
1. （１）順次転送されるＮ語（Ｎ≧２）が転送単位となっ
   ているバスに接続された複数の各装置が、前記各装装置
   に供給されている装置選択信号を前記Ｎ語の転送終了以
   前にラッチし前記Ｎ語の転送終了まで保持し、このラッ
   チされた値に基づいて転送処理を行うことによって、前
   記装置選択信号がラッチされた時点以降に次のデータ転
   送に係わる装置選択信号が供給されることを特徴とした
   データ転送方法。
2. （２）バスに接続されている各装置が、前記各装置に供
   給されている装置選択信号によって前記装置の次のデー
   タ転送に係わる状態信号を出力することを特徴とした特
   許請求の範囲第１項記載のデータ転送方法。
3. （３）Ｎ（Ｎ≧２）語を入出力の単位とし、データ入出
   力線、チップ選択入力線とを外部インターフェースとし
   て備え、記憶装置と、前記データ入出力線に接続されチ
   ップ選択出力線上の信号によって入出力が制御された前
   記記憶装置の入出力回路と、前記チップ選択入力線を入
   力として前記チップ選択出力線を出力とする保持回路と
   、前記Ｎ語の入出力を監視し、前記保持回路に対して該
   入出力の終了以前に前記チップ選択入力線上の信号をラ
   ッチし該入出力の終了まで保持させる制御信号を生成す
   る制御回路とを備えたデータバッファ装置。
4. （４）Ｎ（Ｎ≧２）語を入出力の単位とし、データ入出
   力線、フラグ出力線、チップ選択入力線、チップ選択出
   力線とを外部インターフェースとして備え、前記Ｎ語の
   入出力の終了以前に該入出力終了後のフラグを出力する
   記憶装置と、前記データ入出力線に接続され、前記チッ
   プ選択出力線上の信号によって入出力が制御された前記
   記憶装置の入出力回路と、前記フラグ出力線に接続され
   、前記チップ選択入力線によって出力が制御された前記
   記憶装置のフラグ出力回路と、前記チップ選択入力線を
   入力として前記チップ選択出力線を出力とする保持回路
   と、前記Ｎ語の入出力を監視し、前記保持回路に対して
   該入出力の終了以前に前記チップ選択入力線上の信号を
   ラッチし該入出力の終了まで保持させる制御信号を生成
   する制御回路とを備えたデータバッファ装置。
5. （５）記憶装置がＦＩＦＯメモリであることを特徴とし
   た特許請求の範囲第４項記載のデータバッファ装置。
6. （６）データバス線、ブロック選択入力線、チップアド
   レス入力線、ブロックフラグ出力線を備えたバッファメ
   モリアレイであって、特許請求の範囲第５項記載のバッ
   ファメモリを複数個有し、各前記バッファメモリのデー
   タ入出力線が接続された内部データバス線と前記データ
   バス線とのバスインターフェース回路と、各前記バッフ
   ァメモリのフラグ出力線が接続された内部フラグ線上の
   信号を前記ブロックフラグ線に出力するブロックフラグ
   出力回路と、前記チップアドレス入力線及びブロック選
   択入力線上の信号から前記バッファメモリの各々のチッ
   プ選択信号を生成し該バッファメモリの各々のチップ選
   択入力線に印加するデコード回路と、前記バッファメモ
   リの各々のチップ選択出力線上の信号の論理和を生成す
   る論理回路とを備え、前記ブロック選択入力線上の信号
   が前記ブロックフラグ出力回路の出力を制御し、前記論
   理回路の出力が前記バスインターフェース回路の入出力
   を制御することを特徴としたデータバッファアレイ装置
   。