JPS6319911A - 半導体リレ−回路 - Google Patents
半導体リレ−回路Info
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- JPS6319911A JPS6319911A JP61165210A JP16521086A JPS6319911A JP S6319911 A JPS6319911 A JP S6319911A JP 61165210 A JP61165210 A JP 61165210A JP 16521086 A JP16521086 A JP 16521086A JP S6319911 A JPS6319911 A JP S6319911A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
・（技術分野）
本発明は、光結合によるアイソレーションを用いた半導
体リレー回路に関するものである。
体リレー回路に関するものである。
（背景技術）
第３図に従来の半導体リレー回路を示す、この回路にお
いて、リレー入力端子（７）、（７°）間には発光ダイ
オード（１）が接続されている０発光ダイオード〈１）
には光起電力ダイオードアレイ（２）が光学的に結合さ
れている。光起電力ダイオードアレイ（２）のアノード
は、Ｎチャンネル型のエンハンスメントモードの出力用
ＭＯＳＦＥＴ＜４＞のゲートに接続されている。また、
光起電力ダイオードアレイ（２）のカソードは、抵抗器
〈３）を介して出力用ＭＯＳＦＥＴ（４）の基板と共通
接続されたソースに接続されている。出力用ＭＯＳＦＥ
Ｔ（４）のゲート・ソース間には、Ｎチャンネル型のデ
プレッションモードの駆動用ＭＯＳＦＥＴ（５）のドレ
イン・ソース間が接続されている。この駆動用ＭＯ８Ｆ
ＥＴ（５）のゲートは、光起電力ダイオードアレイ（２
）のカソードに接続されている。リレー出力端子（８）
、（８°）ニハ、出力用Ｍ ＯＳ Ｆ Ｅ Ｔ （４）
（’）ドレイン・ソースがそれぞれ接続されている。
いて、リレー入力端子（７）、（７°）間には発光ダイ
オード（１）が接続されている０発光ダイオード〈１）
には光起電力ダイオードアレイ（２）が光学的に結合さ
れている。光起電力ダイオードアレイ（２）のアノード
は、Ｎチャンネル型のエンハンスメントモードの出力用
ＭＯＳＦＥＴ＜４＞のゲートに接続されている。また、
光起電力ダイオードアレイ（２）のカソードは、抵抗器
〈３）を介して出力用ＭＯＳＦＥＴ（４）の基板と共通
接続されたソースに接続されている。出力用ＭＯＳＦＥ
Ｔ（４）のゲート・ソース間には、Ｎチャンネル型のデ
プレッションモードの駆動用ＭＯＳＦＥＴ（５）のドレ
イン・ソース間が接続されている。この駆動用ＭＯ８Ｆ
ＥＴ（５）のゲートは、光起電力ダイオードアレイ（２
）のカソードに接続されている。リレー出力端子（８）
、（８°）ニハ、出力用Ｍ ＯＳ Ｆ Ｅ Ｔ （４）
（’）ドレイン・ソースがそれぞれ接続されている。
リレー入力端子（７） 、 （７’ ）間に入力電流が
流れると、発光ダイオード（１）が光信号を発生する。
流れると、発光ダイオード（１）が光信号を発生する。
この光信号を受けて光起電力ダイオードアレイ（２）が
電流を発生する。この電流は常時はオン状盾にある駆動
用Ｍ ＯＳ Ｆ Ｅ Ｔ （５）を介して抵抗器（３）
に流れる。抵抗器（３）で発生する電圧が、駆動用ＭＯ
Ｓ Ｆ Ｅ Ｔ （５）のスレショルド電圧を越えると
、駆動用ＭＯＳＦＥＴ（５）がオフする。これによって
、光起電力ダイオードアレイ（２）からの電流は、出力
用ＭＯＳＦＥＴ（４）のゲート・ソース間を充電し、そ
の充Ｈ圧が出力用ＭＯＳＦＥＴ（４）のスレショルド電
圧を越えると、出力用ＭＯＳＦＥＴ（４）がオフ状態と
なり、リレー出力端子（８） 、 （８°）間が導通す
る。その後は、駆動用Ｍ ＯＳ Ｆ Ｅ Ｔ （５）の
ドレイン・ソースｒｒｆＩｆ！：介して僅かな電流が抵
抗器（３）に流れ、抵抗器（３）に生じるバイアス電圧
によって駆動用ＭＯＳＦＥＴ（５）が高インピーダンス
状態に保持されるようになっている。
電流を発生する。この電流は常時はオン状盾にある駆動
用Ｍ ＯＳ Ｆ Ｅ Ｔ （５）を介して抵抗器（３）
に流れる。抵抗器（３）で発生する電圧が、駆動用ＭＯ
Ｓ Ｆ Ｅ Ｔ （５）のスレショルド電圧を越えると
、駆動用ＭＯＳＦＥＴ（５）がオフする。これによって
、光起電力ダイオードアレイ（２）からの電流は、出力
用ＭＯＳＦＥＴ（４）のゲート・ソース間を充電し、そ
の充Ｈ圧が出力用ＭＯＳＦＥＴ（４）のスレショルド電
圧を越えると、出力用ＭＯＳＦＥＴ（４）がオフ状態と
なり、リレー出力端子（８） 、 （８°）間が導通す
る。その後は、駆動用Ｍ ＯＳ Ｆ Ｅ Ｔ （５）の
ドレイン・ソースｒｒｆＩｆ！：介して僅かな電流が抵
抗器（３）に流れ、抵抗器（３）に生じるバイアス電圧
によって駆動用ＭＯＳＦＥＴ（５）が高インピーダンス
状態に保持されるようになっている。
リレー入力端子（７） 、（７”）間の電流が遮断され
て、発光ダイオード（１）からの光信号がなくなると、
光起電力ダイオードアレイ（２）からの出力電流がなく
なる。このため、駆動用Ｍ ＯＳ Ｆ Ｅ Ｔ （５＞
のゲート・ソース間電圧が下がり、駆動用ＭＯＳＦＥ
Ｔ （５）がオフ状態となって、出力用Ｍ ＯＳ Ｆ
、ＥＴ（４）のゲート・ソース間容量に蓄積されていた
電荷が駆動用ＭＯ８ＦＥＴ（５）を通って急速に放電さ
れる。これによって、出力用Ｍ ＯＳ Ｆ Ｅ Ｔ ＜
４）はオフ状態となり、リレー出力端子（８）、（８°
）間が遮断される。
て、発光ダイオード（１）からの光信号がなくなると、
光起電力ダイオードアレイ（２）からの出力電流がなく
なる。このため、駆動用Ｍ ＯＳ Ｆ Ｅ Ｔ （５＞
のゲート・ソース間電圧が下がり、駆動用ＭＯＳＦＥ
Ｔ （５）がオフ状態となって、出力用Ｍ ＯＳ Ｆ
、ＥＴ（４）のゲート・ソース間容量に蓄積されていた
電荷が駆動用ＭＯ８ＦＥＴ（５）を通って急速に放電さ
れる。これによって、出力用Ｍ ＯＳ Ｆ Ｅ Ｔ ＜
４）はオフ状態となり、リレー出力端子（８）、（８°
）間が遮断される。
この回路では、出力用ＭＯＳＦＥＴ（４）がオンされて
いる定常状態においては、駆動用ＭＯ３ＦＥ Ｔ （５
）を介して流れる電流が小さくても、抵抗器（３）の値
を上げれば、駆動用ＭＯＳＦＥＴ（５）をオフ状態に保
持するのに充分なバイアス電圧を得ることができる。し
かしながら、抵抗器（３）の値を上げると、出力用ＭＯ
ＳＦＥＴ（４）をオンさせる過渡期において、ゲート・
ソース間容量を充電するＣＲ回路の時定数が大きくなる
ので、リレーのターンオン時間が長くなるという問題が
ある。
いる定常状態においては、駆動用ＭＯ３ＦＥ Ｔ （５
）を介して流れる電流が小さくても、抵抗器（３）の値
を上げれば、駆動用ＭＯＳＦＥＴ（５）をオフ状態に保
持するのに充分なバイアス電圧を得ることができる。し
かしながら、抵抗器（３）の値を上げると、出力用ＭＯ
ＳＦＥＴ（４）をオンさせる過渡期において、ゲート・
ソース間容量を充電するＣＲ回路の時定数が大きくなる
ので、リレーのターンオン時間が長くなるという問題が
ある。
（発明の目的）
本発明は、上述のような点に鑑みてなされたものであり
、その目的とするところは、出力用Ｍ○５ＦＥＴのゲー
ト・基板間容量が充電される過渡期においては、デプレ
ッションモードの駆動用ＦＥ、Ｔのオフ・バイアスを得
るための抵抗器の値を低くして、出力用ＭＯＳＦＥＴの
ゲート・基板間容量を急速充電できるようにした半導体
リレー回路を提供するにある。
、その目的とするところは、出力用Ｍ○５ＦＥＴのゲー
ト・基板間容量が充電される過渡期においては、デプレ
ッションモードの駆動用ＦＥ、Ｔのオフ・バイアスを得
るための抵抗器の値を低くして、出力用ＭＯＳＦＥＴの
ゲート・基板間容量を急速充電できるようにした半導体
リレー回路を提供するにある。
（発明の開示）
本発明に係る半導体リレー回路は、第１図及び第２図に
示されるように、入力信号に応答して光信号を発生ずる
発光ダイオード（１）のような発光素子と、発光素子か
らの光信号を受けて光起電力を発生する光起電力ダイオ
ードアレイ（２）と、光起電力ダイオードアレイ（２）
と直列的に接続された抵抗器（３）と、光起電力ダイオ
ードアレイ（２）の光起電力を前記抵抗器（３）を介し
てゲート・基板間に印加されて第１のインピーダンス状
態から第２のインピーダンス状態に切替わる出力用ＭＯ
ＳＦＥＴ（４）と、出力用Ｍ ＯＳ Ｆ Ｅ Ｔ （４
）ノゲート・基板間にドレイン・ソース間を接続され、
前記抵抗器（３〉の両端にゲート・ソース間を接続され
て、光起電力ダイオードアレイ（２）の電圧発生時には
前記抵抗器（３）の両端電圧にてオフ状態にバイアスさ
れるデプレッションモードの駆動用Ｆ Ｅ Ｔ （５）
とを有する半導体リレー回路において、前記抵抗器（３
）にエンハンスメントモードの駆動用Ｆ Ｅ Ｔ （６
）のドレイン・ソース間を並列的に接続し、出力用ＭＯ
ＳＦＥＴ（４）のゲート・基板同容１の充電時に前記エ
ンハンスメントモードの駆動用ＦＥＴ（６）のドレイン
・ソース間インピーダンスが低下するように、前記抵抗
器り３）の両端電圧を分圧した電圧を前記エンハンスメ
ントモードの駆動用ＦＥ Ｔ （６）のゲート・ソース
間に印加して成るものである。
示されるように、入力信号に応答して光信号を発生ずる
発光ダイオード（１）のような発光素子と、発光素子か
らの光信号を受けて光起電力を発生する光起電力ダイオ
ードアレイ（２）と、光起電力ダイオードアレイ（２）
と直列的に接続された抵抗器（３）と、光起電力ダイオ
ードアレイ（２）の光起電力を前記抵抗器（３）を介し
てゲート・基板間に印加されて第１のインピーダンス状
態から第２のインピーダンス状態に切替わる出力用ＭＯ
ＳＦＥＴ（４）と、出力用Ｍ ＯＳ Ｆ Ｅ Ｔ （４
）ノゲート・基板間にドレイン・ソース間を接続され、
前記抵抗器（３〉の両端にゲート・ソース間を接続され
て、光起電力ダイオードアレイ（２）の電圧発生時には
前記抵抗器（３）の両端電圧にてオフ状態にバイアスさ
れるデプレッションモードの駆動用Ｆ Ｅ Ｔ （５）
とを有する半導体リレー回路において、前記抵抗器（３
）にエンハンスメントモードの駆動用Ｆ Ｅ Ｔ （６
）のドレイン・ソース間を並列的に接続し、出力用ＭＯ
ＳＦＥＴ（４）のゲート・基板同容１の充電時に前記エ
ンハンスメントモードの駆動用ＦＥＴ（６）のドレイン
・ソース間インピーダンスが低下するように、前記抵抗
器り３）の両端電圧を分圧した電圧を前記エンハンスメ
ントモードの駆動用ＦＥ Ｔ （６）のゲート・ソース
間に印加して成るものである。
本発明にあっては、このように構成されているので、出
力用Ｍ ＯＳ Ｆ Ｅ Ｔ （４）のゲート・基板間容
量の充電時には、エンハンスメントモードの駆動用Ｆ
Ｅ Ｔ （６）のドレイン・ソース間インピーダンスが
低下し、出力用ＭＯＳＦＥＴ＜４）のゲート・基板間容
量は駆動用Ｆ Ｅ Ｔ （６）を介して急速に充電され
る。このとき、デプレッションモードの駆動用Ｆ Ｅ
Ｔ （５）のゲート・ソース間のバイアス抵抗は等価的
に低くなるが、前記容量の充電期間中は比較的大きな電
流が流れ得るので、デプレッションモードの駆動用Ｆ
Ｅ Ｔ （５）をオフ状芯に保つためのバイアス電圧は
確保され得るものである。
力用Ｍ ＯＳ Ｆ Ｅ Ｔ （４）のゲート・基板間容
量の充電時には、エンハンスメントモードの駆動用Ｆ
Ｅ Ｔ （６）のドレイン・ソース間インピーダンスが
低下し、出力用ＭＯＳＦＥＴ＜４）のゲート・基板間容
量は駆動用Ｆ Ｅ Ｔ （６）を介して急速に充電され
る。このとき、デプレッションモードの駆動用Ｆ Ｅ
Ｔ （５）のゲート・ソース間のバイアス抵抗は等価的
に低くなるが、前記容量の充電期間中は比較的大きな電
流が流れ得るので、デプレッションモードの駆動用Ｆ
Ｅ Ｔ （５）をオフ状芯に保つためのバイアス電圧は
確保され得るものである。
また、出力用ＭＯ３−ＰＥＴ（４）のゲート・基板間容
量が充電されると、出力用ＭＯ９ＦＥＴ（４）のゲート
・基板間電圧が上昇し、抵抗器（３）の両端電圧が低下
するので、エンハンスメントモードの駆動用Ｆ Ｅ Ｔ
（６）のドレイン・ソース間インピーダンスは上昇し
、デプレッションモードの駆動用Ｆ Ｅ Ｔ （５）を
介して流れる伍かな電流にて、抵抗器（３）の両端に電
圧が発生し、この電圧にて駆動用Ｆ ＥＴ （５）がオ
フ状態に保持されるものである。
量が充電されると、出力用ＭＯ９ＦＥＴ（４）のゲート
・基板間電圧が上昇し、抵抗器（３）の両端電圧が低下
するので、エンハンスメントモードの駆動用Ｆ Ｅ Ｔ
（６）のドレイン・ソース間インピーダンスは上昇し
、デプレッションモードの駆動用Ｆ Ｅ Ｔ （５）を
介して流れる伍かな電流にて、抵抗器（３）の両端に電
圧が発生し、この電圧にて駆動用Ｆ ＥＴ （５）がオ
フ状態に保持されるものである。
したがって、本発明の半導体リレー回路は、光起電力ダ
イオードアレイ（２）が電圧を発生している定常時にお
ける動作電流は低くすることができる。
イオードアレイ（２）が電圧を発生している定常時にお
ける動作電流は低くすることができる。
なお、光起電力ダイオードアレイ（２）や、抵抗器（３
）及び駆動用Ｆ Ｅ Ｔ （５）、（６）などは、通常
、１チツプの集積回路上に構成されるものであるから、
動作電流を低くできることにより、光起電力ダイオード
アレイ（２）の面積を大幅に小さくすることができ、全
体としてチップ面積を小さくできるので、歩留まりが向
上し、コストの低減にも寄与するものである。
）及び駆動用Ｆ Ｅ Ｔ （５）、（６）などは、通常
、１チツプの集積回路上に構成されるものであるから、
動作電流を低くできることにより、光起電力ダイオード
アレイ（２）の面積を大幅に小さくすることができ、全
体としてチップ面積を小さくできるので、歩留まりが向
上し、コストの低減にも寄与するものである。
以下、本発明の好ましい実施例を添付図面と共に説明す
る。
る。
及１λＬ
第１図は本発明の一実施例の回路図である０本実施例に
おいて、第３図従来例と同一の要素には同一の符号を付
して重複する説明は省略する１本実施例は、第３図の従
来例回路において、抵抗器（３）を抵抗器（３ａ）と抵
抗器（３ｂ）との直列回路によって構成している。また
、この抵抗器（３）の両端に、Ｐチャンネル型のエンハ
ンスメントモードの駆動用ＭＯＳＦＥＴ（６）のドレイ
ン・ソース間を接続しである。駆動用ＭＯＳＦＥＴ（６
）のゲートは抵抗器（３ａ）と抵抗器（３ｂ）との接続
点に接続されており、ソースは駆動用Ｍ ＯＳ Ｆ Ｅ
Ｔ （５）のソースに、ドレインは駆動用ＭＯＳＦＥ
Ｔ（５）のゲートに接続されている。
おいて、第３図従来例と同一の要素には同一の符号を付
して重複する説明は省略する１本実施例は、第３図の従
来例回路において、抵抗器（３）を抵抗器（３ａ）と抵
抗器（３ｂ）との直列回路によって構成している。また
、この抵抗器（３）の両端に、Ｐチャンネル型のエンハ
ンスメントモードの駆動用ＭＯＳＦＥＴ（６）のドレイ
ン・ソース間を接続しである。駆動用ＭＯＳＦＥＴ（６
）のゲートは抵抗器（３ａ）と抵抗器（３ｂ）との接続
点に接続されており、ソースは駆動用Ｍ ＯＳ Ｆ Ｅ
Ｔ （５）のソースに、ドレインは駆動用ＭＯＳＦＥ
Ｔ（５）のゲートに接続されている。
以下、本実施例の動作について説明する。リレー入力端
子（７） 、 （７’ ）間に入力電流が流れると、発
光ダイオード（１）が光信号を発生する。この光信号を
受けて光起電力ダイオードアレイ（２）が電流を発生す
る。この電流は常時はオン状態にある駆動用ＭＯ５ＦＥ
Ｔ（５）を介して抵抗器（３ａ） 、 （３ｂ）に流れ
る。抵抗器（３）の両端に発生する電圧が、駆動用ＭＯ
ＳＦＥＴ＜５）のスレショルド電圧を越えると、駆動用
Ｍ ＯＳ Ｆ Ｅ Ｔ （５）がオフする。これによっ
て、光起電力ダイオードアレイ（２）からの電流は、出
力用ＭＯＳＦＥＴ（４）のゲート・ソース間容量を充電
する。出力用ＭＯＳＦＥＴ（４）のゲート・ソース間電
圧が低い期間中は、抵抗器（３）の両端に分担される電
圧が高い、したがって、抵抗器（３ａ）の両端電圧は高
くなり、この電圧がＰチャンネル型のエンハンスメント
モードの駆動用ＭＯ３Ｆ Ｅ Ｔ （６）のスレショル
ド電圧を越えると、駆動用Ｍ ＯＳ Ｆ Ｅ Ｔ （６
）のインピーダンスは低下する。したがって、出力用Ｍ
ＯＳＦＥＴ（４）のゲート・ソース間容量は駆動用ＭＯ
ＳＦＥＴ（６）を介して急速に充電される。これによっ
て、Ｎチャンネル型のエンハンスメントモードの出力用
ＭＯ３Ｆ Ｅ Ｔ （４）はオン状態となり、リレー出
力端子（８）。
子（７） 、 （７’ ）間に入力電流が流れると、発
光ダイオード（１）が光信号を発生する。この光信号を
受けて光起電力ダイオードアレイ（２）が電流を発生す
る。この電流は常時はオン状態にある駆動用ＭＯ５ＦＥ
Ｔ（５）を介して抵抗器（３ａ） 、 （３ｂ）に流れ
る。抵抗器（３）の両端に発生する電圧が、駆動用ＭＯ
ＳＦＥＴ＜５）のスレショルド電圧を越えると、駆動用
Ｍ ＯＳ Ｆ Ｅ Ｔ （５）がオフする。これによっ
て、光起電力ダイオードアレイ（２）からの電流は、出
力用ＭＯＳＦＥＴ（４）のゲート・ソース間容量を充電
する。出力用ＭＯＳＦＥＴ（４）のゲート・ソース間電
圧が低い期間中は、抵抗器（３）の両端に分担される電
圧が高い、したがって、抵抗器（３ａ）の両端電圧は高
くなり、この電圧がＰチャンネル型のエンハンスメント
モードの駆動用ＭＯ３Ｆ Ｅ Ｔ （６）のスレショル
ド電圧を越えると、駆動用Ｍ ＯＳ Ｆ Ｅ Ｔ （６
）のインピーダンスは低下する。したがって、出力用Ｍ
ＯＳＦＥＴ（４）のゲート・ソース間容量は駆動用ＭＯ
ＳＦＥＴ（６）を介して急速に充電される。これによっ
て、Ｎチャンネル型のエンハンスメントモードの出力用
ＭＯ３Ｆ Ｅ Ｔ （４）はオン状態となり、リレー出
力端子（８）。
（８°）間が導通する。なお、エンハンスメントモード
の駆動用Ｍ ＯＳ Ｆ Ｅ Ｔ （６）のインピ−ダン
スが低下すると、デプレッションモードの駆動用ＭＯ３
Ｆ Ｅ Ｔ （５）のバイアス抵抗は低下するが、出力
用Ｍ ＯＳ Ｆ Ｅ Ｔ （４）のゲート・ソース間容
重の充電中は比較的大きな電流が流れ得るので、バイア
ス抵抗にはデプレッションモードの駆動用ＭＯ３Ｆ Ｅ
Ｔ （５）のスレショルド電圧よりも高い電圧が生じ
得るものであり、駆動用ＭＯＳＦＥＴ（５）はオフ状態
に保持される。出力用ＭＯＳＦＥＴ（４）のゲート・ソ
ース間容量の充電が完了して、出力用ＭＯＳＦＥＴ（４
）のゲート・ソース間電圧が上昇すると、抵抗器（３）
にて分担される電圧は低下し、抵抗器（３ａ）の両端電
圧が低下するので、エンハンスメントモードの駆動用Ｍ
ＯＳ Ｆ Ｅ Ｔ ＜６）は高インピーダンス状態と
なる。その後は、駆動用ＭＯＳＦＥＴ（５）のドレイン
・ソース間を介して僅かな電流が流れ、抵抗器（３）に
生じる電圧によって駆動用ＭＯＳＦＥＴ（５）が高イン
ピーダンス状態に保持されるようになっている。
の駆動用Ｍ ＯＳ Ｆ Ｅ Ｔ （６）のインピ−ダン
スが低下すると、デプレッションモードの駆動用ＭＯ３
Ｆ Ｅ Ｔ （５）のバイアス抵抗は低下するが、出力
用Ｍ ＯＳ Ｆ Ｅ Ｔ （４）のゲート・ソース間容
重の充電中は比較的大きな電流が流れ得るので、バイア
ス抵抗にはデプレッションモードの駆動用ＭＯ３Ｆ Ｅ
Ｔ （５）のスレショルド電圧よりも高い電圧が生じ
得るものであり、駆動用ＭＯＳＦＥＴ（５）はオフ状態
に保持される。出力用ＭＯＳＦＥＴ（４）のゲート・ソ
ース間容量の充電が完了して、出力用ＭＯＳＦＥＴ（４
）のゲート・ソース間電圧が上昇すると、抵抗器（３）
にて分担される電圧は低下し、抵抗器（３ａ）の両端電
圧が低下するので、エンハンスメントモードの駆動用Ｍ
ＯＳ Ｆ Ｅ Ｔ ＜６）は高インピーダンス状態と
なる。その後は、駆動用ＭＯＳＦＥＴ（５）のドレイン
・ソース間を介して僅かな電流が流れ、抵抗器（３）に
生じる電圧によって駆動用ＭＯＳＦＥＴ（５）が高イン
ピーダンス状態に保持されるようになっている。
リレー入力端子（７） 、 （７’ ）間の電流が遮断
されて、発光ダイオード（１）からの光信号がなくなる
と、光起電力ダイオードアレイ（２）からの電流がなく
なる。このため、駆動用ＭＯＳＦＥＴ（５）のゲート・
ソース間電圧が下がり、駆動用ＭＯ５ＦＥＴ（５）がオ
ン状層となって、出力用ＭＯＳＦＥＴ（４）のゲート・
ソース間容量に蓄積されていた電荷が駆動用ＭＯＳＦＥ
Ｔ（５）を通って急速に放電される。これによって、出
力用ＭＯＳＦＥＴ（４）はオフ状態となり、リレー出力
端子（８）、＜８°）間が遮断される。なお、駆動用Ｍ
ＯＳＦＥＴ（５）のゲート・ソース間容重の蓄積電荷は
抵抗器（３）を介して放電されることになるが、駆動用
ＭＯＳＦＥＴ（５）は出力用Ｍ ＯＳ Ｆ Ｅ Ｔ （
４）に比べると遥かに容重が小さいので、その放電に要
する時間は短い。
されて、発光ダイオード（１）からの光信号がなくなる
と、光起電力ダイオードアレイ（２）からの電流がなく
なる。このため、駆動用ＭＯＳＦＥＴ（５）のゲート・
ソース間電圧が下がり、駆動用ＭＯ５ＦＥＴ（５）がオ
ン状層となって、出力用ＭＯＳＦＥＴ（４）のゲート・
ソース間容量に蓄積されていた電荷が駆動用ＭＯＳＦＥ
Ｔ（５）を通って急速に放電される。これによって、出
力用ＭＯＳＦＥＴ（４）はオフ状態となり、リレー出力
端子（８）、＜８°）間が遮断される。なお、駆動用Ｍ
ＯＳＦＥＴ（５）のゲート・ソース間容重の蓄積電荷は
抵抗器（３）を介して放電されることになるが、駆動用
ＭＯＳＦＥＴ（５）は出力用Ｍ ＯＳ Ｆ Ｅ Ｔ （
４）に比べると遥かに容重が小さいので、その放電に要
する時間は短い。
本実施例においては、デプレッションモードの駆動用Ｆ
Ｅ Ｔ （５）として、ＮチャンネルのＭＯＳＦＥＴ
を用いているが、デプレッションモードのＮチャンネル
ＪＦＥＴやＳＩＴを用いても構わない、エンハンスメン
トモードの駆動用Ｆ Ｅ Ｔ （６）についても、ＪＦ
ＥＴ等に置き換えることが可能である。
Ｅ Ｔ （５）として、ＮチャンネルのＭＯＳＦＥＴ
を用いているが、デプレッションモードのＮチャンネル
ＪＦＥＴやＳＩＴを用いても構わない、エンハンスメン
トモードの駆動用Ｆ Ｅ Ｔ （６）についても、ＪＦ
ＥＴ等に置き換えることが可能である。
東ＪＩ舛３−
第２図は本発明の他の実施例の回路図である。
本実施例においては、第１図回路において、出力用ＭＯ
ＳＦＥＴ（４）以外のＭＯＳＦＥＴにライて、Ｐチャン
ネルとＮチャンネルとを逆にして、これらのＭＯＳＦＥ
Ｔに対する光起電力ダイオードアレイ（２）の極性を逆
にしたものである０本実施例の動作については、前の実
施例と極性が異なるだけであるので、その説明は省略す
る。
ＳＦＥＴ（４）以外のＭＯＳＦＥＴにライて、Ｐチャン
ネルとＮチャンネルとを逆にして、これらのＭＯＳＦＥ
Ｔに対する光起電力ダイオードアレイ（２）の極性を逆
にしたものである０本実施例の動作については、前の実
施例と極性が異なるだけであるので、その説明は省略す
る。
なお、第２図回路においてデプレッションモードの駆動
用Ｆ Ｅ Ｔ （５）として、ＰチャンネルのＭＯＳＦ
ＥＴを用いているが、デプレッションモードのＰチャン
ネルＪＦＥＴやＳＩＴを用いても構わない、また、エン
ハンスメントモードの駆動用Ｆ Ｅ Ｔ （６）につい
ても、ＪＦＥＴ等に置き換えることが可能である。
用Ｆ Ｅ Ｔ （５）として、ＰチャンネルのＭＯＳＦ
ＥＴを用いているが、デプレッションモードのＰチャン
ネルＪＦＥＴやＳＩＴを用いても構わない、また、エン
ハンスメントモードの駆動用Ｆ Ｅ Ｔ （６）につい
ても、ＪＦＥＴ等に置き換えることが可能である。
さらにまた、前記各実施例における出力用ＭＯＳＦＥＴ
（４）についても、Ｐチャンネル型のものやデプレッシ
ョンモードのものに置き換えることが可能である。
（４）についても、Ｐチャンネル型のものやデプレッシ
ョンモードのものに置き換えることが可能である。
（発明の効果）
以上のように、本発明においては、光起電力ダイオード
アレイの光起電力を抵抗器を介して出力用ＭＯＳＦＥＴ
のゲート・基板間に印加し、出力用ＭＯ８ＦＥＴのゲー
ト・基板間に接続されたデプレッションモードの駆動用
ＦＥＴを前記抵抗器の両端電圧にてバイアス・オフする
ようにした半導体リレー回路において、前記抵抗器と並
列にエンハンスメントモードの駆動用ＦＥＴを接続し、
出力用ＭＯＳＦＥＴのゲート・基板間容量の充電時に前
記エンハンスメントモードの駆動用ＦＥＴのドレイン・
ソース間インピーダンスが低下するようにしたから、光
起電力ダイオードアレイが電圧を発生した過渡期におい
ては、前記エンハンスメントモードの駆動用ＦＥＴを介
して出力用ＭＯＳＦＥＴのゲート・ソース間容量の充電
を急速に行うことができ、したがって、スイッチ時間を
短縮することができるという効果があり、また、光起電
力ダイオードアレイが電圧を発生している定常時におい
ては、エンハンスメントモードの駆動用ＦＥＴのインピ
ーダンスが上昇し、デプレッションモードの駆動用ＦＥ
Ｔを介して流れる僅がな電流にて抵抗器の両端に発生す
る電圧によって駆動用ＦＥＴがオフ状態に保持できるも
のであり、したがって、定常時における動作電流は低く
することができるという効果がある。
アレイの光起電力を抵抗器を介して出力用ＭＯＳＦＥＴ
のゲート・基板間に印加し、出力用ＭＯ８ＦＥＴのゲー
ト・基板間に接続されたデプレッションモードの駆動用
ＦＥＴを前記抵抗器の両端電圧にてバイアス・オフする
ようにした半導体リレー回路において、前記抵抗器と並
列にエンハンスメントモードの駆動用ＦＥＴを接続し、
出力用ＭＯＳＦＥＴのゲート・基板間容量の充電時に前
記エンハンスメントモードの駆動用ＦＥＴのドレイン・
ソース間インピーダンスが低下するようにしたから、光
起電力ダイオードアレイが電圧を発生した過渡期におい
ては、前記エンハンスメントモードの駆動用ＦＥＴを介
して出力用ＭＯＳＦＥＴのゲート・ソース間容量の充電
を急速に行うことができ、したがって、スイッチ時間を
短縮することができるという効果があり、また、光起電
力ダイオードアレイが電圧を発生している定常時におい
ては、エンハンスメントモードの駆動用ＦＥＴのインピ
ーダンスが上昇し、デプレッションモードの駆動用ＦＥ
Ｔを介して流れる僅がな電流にて抵抗器の両端に発生す
る電圧によって駆動用ＦＥＴがオフ状態に保持できるも
のであり、したがって、定常時における動作電流は低く
することができるという効果がある。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は従来例の回路図である。 （１）は発光ダイオード、（２）は光起電力ダイオード
アレイ、（３） 、 （３ａ） 、 （３ｂ）は抵抗器
、（４）は出力用ＭＯＳ Ｆ ＥＴ、（５）、（６）は
駆動用ＦＥＴである。
他の実施例の回路図、第３図は従来例の回路図である。 （１）は発光ダイオード、（２）は光起電力ダイオード
アレイ、（３） 、 （３ａ） 、 （３ｂ）は抵抗器
、（４）は出力用ＭＯＳ Ｆ ＥＴ、（５）、（６）は
駆動用ＦＥＴである。
Claims (1)
- （１）入力信号に応答して光信号を発生する発光素子と
、発光素子からの光信号を受けて光起電力を発生する光
起電力ダイオードアレイと、光起電力ダイオードアレイ
と直列的に接続された抵抗器と、光起電力ダイオードア
レイの光起電力を前記抵抗器を介してゲート・基板間に
印加されて第１のインピーダンス状態から第２のインピ
ーダンス状態に切替わる出力用ＭＯＳＦＥＴと、出力用
ＭＯＳＦＥＴのゲート・基板間にドレイン・ソース間を
接続され、前記抵抗器の両端にゲート・ソース間を接続
されて、光起電力ダイオードアレイの電圧発生時には前
記抵抗器の両端電圧にてオフ状態にバイアスされるデプ
レッションモードの駆動用ＦＥＴとを有する半導体リレ
ー回路において、前記抵抗器にエンハンスメントモード
の駆動用ＦＥＴのドレイン・ソース間を並列的に接続し
、出力用ＭＯＳＦＥＴのゲート・基板間容量の充電時に
前記エンハンスメントモードの駆動用ＦＥＴのドレイン
・ソース間インピーダンスが低下するように、前記抵抗
器の両端電圧を分圧した電圧を前記エンハンスメントモ
ードの駆動用ＦＥＴのゲート・ソース間に印加して成る
ことを特徴とする半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165210A JPS6319911A (ja) | 1986-07-14 | 1986-07-14 | 半導体リレ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165210A JPS6319911A (ja) | 1986-07-14 | 1986-07-14 | 半導体リレ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6319911A true JPS6319911A (ja) | 1988-01-27 |
Family
ID=15807934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61165210A Pending JPS6319911A (ja) | 1986-07-14 | 1986-07-14 | 半導体リレ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6319911A (ja) |
-
1986
- 1986-07-14 JP JP61165210A patent/JPS6319911A/ja active Pending
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