JPS6319912A - 半導体リレ−回路 - Google Patents
半導体リレ−回路Info
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- JPS6319912A JPS6319912A JP61165211A JP16521186A JPS6319912A JP S6319912 A JPS6319912 A JP S6319912A JP 61165211 A JP61165211 A JP 61165211A JP 16521186 A JP16521186 A JP 16521186A JP S6319912 A JPS6319912 A JP S6319912A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000003287 optical effect Effects 0.000 claims abstract description 27
- 230000001960 triggered effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、光結合によるアイソレーションを用いた半導
体リレー回路に関するものである。
体リレー回路に関するものである。
（背景技術）
第２図は従来の半導体リレー回路の構成を示している。
第２図の回路において、リレー入力端子（６） 、 （
６’ ）には限流抵抗（８）を介して発光ダイオード（
１）が接続されている。発光ダイオード（１）からの光
信号は、光起電力ダイオードアレイ（２）にて受光され
る。光起電力ダイオードアレイ（２）にて得られた光起
電力は、出力用ＭＯＳＦＥＴ（５）のゲート・ソース間
に印加される。出力用ＭＯＳＦＥ Ｔ （５）のドレイ
ン・ソース間は、リレー出力端子（７）、（７°）に接
続されている。光起電力ダイオードアレイ（２）の両端
には、抵抗器（４ａ）が並列的に接続されている。この
抵抗器（４ａ）は、光起電力ダイオードアレイ〈２）が
光起電力の発生を停止したときに、出力用Ｍ ＯＳ Ｆ
Ｅ Ｔ （５）のゲート・ソース間容量の残留蓄積電
荷を放電させるために接続されている。
６’ ）には限流抵抗（８）を介して発光ダイオード（
１）が接続されている。発光ダイオード（１）からの光
信号は、光起電力ダイオードアレイ（２）にて受光され
る。光起電力ダイオードアレイ（２）にて得られた光起
電力は、出力用ＭＯＳＦＥＴ（５）のゲート・ソース間
に印加される。出力用ＭＯＳＦＥ Ｔ （５）のドレイ
ン・ソース間は、リレー出力端子（７）、（７°）に接
続されている。光起電力ダイオードアレイ（２）の両端
には、抵抗器（４ａ）が並列的に接続されている。この
抵抗器（４ａ）は、光起電力ダイオードアレイ〈２）が
光起電力の発生を停止したときに、出力用Ｍ ＯＳ Ｆ
Ｅ Ｔ （５）のゲート・ソース間容量の残留蓄積電
荷を放電させるために接続されている。
この回路構成においては、光起電力ダイオードアレイ（
２）による電気出力は、抵抗器（４ａ）を介して分流さ
れながら、出力用ＭＯ９ＦＥＴ（５）のゲートＴｈａｉ
の電位を上昇させるようになっているので、光起電力ダ
イオードアレイ（２）が電圧を発生してから、出力用Ｍ
ＯＳＦＥＴ（５）のゲート・ソース間電圧が上昇して、
ドレイン・ソース間のインピーダンスが十分に低くなる
までの間に時間がかかり、出力用ＭＯＳＦＥＴ（５）が
オン状態でもオフ状態でもない中間状態が生じ、ソース
・ドレイン間に流れる電流によって出力用ＭＯＳＦＥＴ
（５）が発熱するという問題があった。
２）による電気出力は、抵抗器（４ａ）を介して分流さ
れながら、出力用ＭＯ９ＦＥＴ（５）のゲートＴｈａｉ
の電位を上昇させるようになっているので、光起電力ダ
イオードアレイ（２）が電圧を発生してから、出力用Ｍ
ＯＳＦＥＴ（５）のゲート・ソース間電圧が上昇して、
ドレイン・ソース間のインピーダンスが十分に低くなる
までの間に時間がかかり、出力用ＭＯＳＦＥＴ（５）が
オン状態でもオフ状態でもない中間状態が生じ、ソース
・ドレイン間に流れる電流によって出力用ＭＯＳＦＥＴ
（５）が発熱するという問題があった。
（発明の目的）
本発明は上述のような点に鑑みてなされたものであり、
その目的とするところは、出力用Ｍ Ｏ５ＦＥＴのソー
ス・ドレイン間のインピーダンスに中間状態が生じない
ようにして、発熱が生じることを防止できるようにした
半導体リレー回路を提供するにある。
その目的とするところは、出力用Ｍ Ｏ５ＦＥＴのソー
ス・ドレイン間のインピーダンスに中間状態が生じない
ようにして、発熱が生じることを防止できるようにした
半導体リレー回路を提供するにある。
（発明の開示）
本発明に係る半導体リレー回路にあっては、第１図に示
されるように、入力信号に応答して光信号を発生する発
光ダイオード（１）のような発光素子と、前記発光素子
により発生された光信号を受光して光起電力を発生する
光起電力ダイオードアレイ（２）と、光起電力ダイオー
ドアレイ（２）と直列的に接続された光トリガＦ Ｅ
Ｔ （３）のようなスイッチング素子と、光起電力ダイ
オードアレイ（２）の光起電力を前記スイッチング素子
を介して通電される抵抗器（４）と、トレイン・ゲート
間に前記光起電力ダイオードアレイ（２）と前記スイッ
チング素子との直列回路を接続され、ゲート・ソース間
に前記抵抗器（４）を接続され、前記抵抗器（４）の両
端に発生する電圧がスレショルド電圧を越えることによ
り第１のインピーダンス状態から第２のインピーダンス
状態に切替わる出力用ＭＯＳＦＥＴ（５）とを有して成
るものである。
されるように、入力信号に応答して光信号を発生する発
光ダイオード（１）のような発光素子と、前記発光素子
により発生された光信号を受光して光起電力を発生する
光起電力ダイオードアレイ（２）と、光起電力ダイオー
ドアレイ（２）と直列的に接続された光トリガＦ Ｅ
Ｔ （３）のようなスイッチング素子と、光起電力ダイ
オードアレイ（２）の光起電力を前記スイッチング素子
を介して通電される抵抗器（４）と、トレイン・ゲート
間に前記光起電力ダイオードアレイ（２）と前記スイッ
チング素子との直列回路を接続され、ゲート・ソース間
に前記抵抗器（４）を接続され、前記抵抗器（４）の両
端に発生する電圧がスレショルド電圧を越えることによ
り第１のインピーダンス状態から第２のインピーダンス
状態に切替わる出力用ＭＯＳＦＥＴ（５）とを有して成
るものである。
第１図の実施例回路にあっては、出力用ＭＯＳＦ Ｅ
Ｔ （５）として、Ｎチャンネル型のエンハンスメント
モードのＭＯＳＦＥＴを用いている。また、スイッチン
グ素子としては、発光ダイオード（１）からの光信号に
よってトリガされる光トリガＦＥＴ（３）を用いている
。リレー入力端子（６） 、 （６°）には、端子（６
）側が端子（６′）側に対して正電位となるように入力
信号が与えられる。また、リレー出力端子＜７） 、
（７’ ）には、端子（７）側が端子（７′）側に対し
て正電位となるように、外部回路が接続されるものであ
る。
Ｔ （５）として、Ｎチャンネル型のエンハンスメント
モードのＭＯＳＦＥＴを用いている。また、スイッチン
グ素子としては、発光ダイオード（１）からの光信号に
よってトリガされる光トリガＦＥＴ（３）を用いている
。リレー入力端子（６） 、 （６°）には、端子（６
）側が端子（６′）側に対して正電位となるように入力
信号が与えられる。また、リレー出力端子＜７） 、
（７’ ）には、端子（７）側が端子（７′）側に対し
て正電位となるように、外部回路が接続されるものであ
る。
以下、第１図回路の動作について説明する。リレー入力
端子（６）、（６°）の間に入力電流が流れると、発光
ダイオード（１）が光信号を発生する。この光信号は発
光ダイオード（１）と光学的に結合された光起電力ダイ
オードアレイ（２）に到達し、光起電力ダイオードアレ
イ（２）はアノード側がプラス、カソード側がマイナス
となるように、光起電力を発生する０発光ダイオード（
１）がらの光信号は、光トリガＦ Ｅ Ｔ （３）より
なるスイッチング素子のゲートにも到達し、光トリガＦ
Ｅ Ｔ （３）のソース・ドレイン間を低インピーダ
ンス化する。光トリガＦ Ｅ Ｔ （３）の導通により
光起電力ダイオードアレイ（２）で発生した電流は、リ
レー出力端子（７）から、光起電力ダイオードアレイ（
２）、光トリガＦＥ Ｔ （３）、抵抗器（４）、リレ
ー出力端子（７°）を通る経路に通電され、抵抗器（４
）に流れる電流により、抵抗器（４）の両端に電圧が発
生する。（なお、リレー出力端子（７） 、 （７’
）間に外部回路が接続されていない場合においても、光
起電力ダイオードアレイ（２）から、光トリガＦ Ｅ
Ｔ （３）、抵抗器（４）、出力用ＭＯＳＦＥＴ（５）
の内部ダイオード（５ａ）を通って、光起電力ダイオー
ドアレイ（２）に戻る経路で電流が流れるから、この電
流によって、抵抗器（４）の両端に電圧が発生する。）
この電圧は、出力用ＭＯＳＦＥＴ（５）のゲートがソー
スに対して正電位となるように発生し、これによって、
Ｎチャンネル型のエンハンスメントモードの出力用ＭＯ
８Ｆ Ｅ Ｔ （５）は、ソース・ドレイン間が低イン
ピーダンス化される。したがって、リレー出力端子（７
）からリレー出力端子（７″）に向かって電流が流れる
。
端子（６）、（６°）の間に入力電流が流れると、発光
ダイオード（１）が光信号を発生する。この光信号は発
光ダイオード（１）と光学的に結合された光起電力ダイ
オードアレイ（２）に到達し、光起電力ダイオードアレ
イ（２）はアノード側がプラス、カソード側がマイナス
となるように、光起電力を発生する０発光ダイオード（
１）がらの光信号は、光トリガＦ Ｅ Ｔ （３）より
なるスイッチング素子のゲートにも到達し、光トリガＦ
Ｅ Ｔ （３）のソース・ドレイン間を低インピーダ
ンス化する。光トリガＦ Ｅ Ｔ （３）の導通により
光起電力ダイオードアレイ（２）で発生した電流は、リ
レー出力端子（７）から、光起電力ダイオードアレイ（
２）、光トリガＦＥ Ｔ （３）、抵抗器（４）、リレ
ー出力端子（７°）を通る経路に通電され、抵抗器（４
）に流れる電流により、抵抗器（４）の両端に電圧が発
生する。（なお、リレー出力端子（７） 、 （７’
）間に外部回路が接続されていない場合においても、光
起電力ダイオードアレイ（２）から、光トリガＦ Ｅ
Ｔ （３）、抵抗器（４）、出力用ＭＯＳＦＥＴ（５）
の内部ダイオード（５ａ）を通って、光起電力ダイオー
ドアレイ（２）に戻る経路で電流が流れるから、この電
流によって、抵抗器（４）の両端に電圧が発生する。）
この電圧は、出力用ＭＯＳＦＥＴ（５）のゲートがソー
スに対して正電位となるように発生し、これによって、
Ｎチャンネル型のエンハンスメントモードの出力用ＭＯ
８Ｆ Ｅ Ｔ （５）は、ソース・ドレイン間が低イン
ピーダンス化される。したがって、リレー出力端子（７
）からリレー出力端子（７″）に向かって電流が流れる
。
出力用ＭＯＳＦＥＴ（５）がオン状態となって、リレー
出力端子（７）と（７°）との電位差が小さくなっても
、光起電力ダイオードアレイ（２）が光起電力を発生し
ているので、光起電力ダイオードアレイ（２）のアノー
ド電位は、出力用ＭＯ８ＦＥＴ（５）のソース電位に対
して正電位となり、出力用ＭＯ３Ｆ Ｅ Ｔ （５）の
ゲートには正のバイアス電圧が供給され続けるものであ
る。したがって、出力用ＭＯ３Ｆ Ｅ Ｔ （５）のオ
ン状態が持続され、リレー出力端子（７）、（７’）間
は導通状態に保たれるものである。
出力端子（７）と（７°）との電位差が小さくなっても
、光起電力ダイオードアレイ（２）が光起電力を発生し
ているので、光起電力ダイオードアレイ（２）のアノー
ド電位は、出力用ＭＯ８ＦＥＴ（５）のソース電位に対
して正電位となり、出力用ＭＯ３Ｆ Ｅ Ｔ （５）の
ゲートには正のバイアス電圧が供給され続けるものであ
る。したがって、出力用ＭＯ３Ｆ Ｅ Ｔ （５）のオ
ン状態が持続され、リレー出力端子（７）、（７’）間
は導通状態に保たれるものである。
本実施例にあっては、このように、光起電力ダイオード
アレイ（２）と直列的に、発光ダイオード（１）からの
光信号にてトリガされる光トリガＦＦ、Ｔ（３）を設け
たことにより、光トリガＦ Ｅ Ｔ （３）のソース・
トレイン間の内部構造を適切に設計すれば、光起電力ダ
イオードアレイ（２）の出力が充分に上昇した時点で光
トリガＦ Ｅ Ｔ （３）を導通させることが可能であ
り、これによって、出力用ＭＯ９ＦＥ Ｔ （５）のゲ
ート・ソース間電圧を急速に上昇させることができる。
アレイ（２）と直列的に、発光ダイオード（１）からの
光信号にてトリガされる光トリガＦＦ、Ｔ（３）を設け
たことにより、光トリガＦ Ｅ Ｔ （３）のソース・
トレイン間の内部構造を適切に設計すれば、光起電力ダ
イオードアレイ（２）の出力が充分に上昇した時点で光
トリガＦ Ｅ Ｔ （３）を導通させることが可能であ
り、これによって、出力用ＭＯ９ＦＥ Ｔ （５）のゲ
ート・ソース間電圧を急速に上昇させることができる。
したがって、出力用ＭＯ８ＦＥ Ｔ （５）がオン状り
でもオフ状態でもない中間状態は生じなくなり、出力用
ＭＯＳＦＥＴ（５）に発熱が生じることは防止できるも
のである。
でもオフ状態でもない中間状態は生じなくなり、出力用
ＭＯＳＦＥＴ（５）に発熱が生じることは防止できるも
のである。
さらに、第２１３の従来例では、光起電力ダイオードア
レイ（２）の出力電圧がそのままＭ ＯＳ Ｆ ＥＴ（
５）のゲート・ソース間に印加されるので、光起電力ダ
イオードアレイ（２）の出力電圧は、出力用ＭＯＳＦＥ
Ｔ（５）のスレショルド電圧よりも必ず高くなるように
しなければならなかったが、本実施例では出力用ＭＯＳ
ＦＥＴ（５）のゲート・ソース間バイアス電圧を発生す
るのは抵抗器（４）であるため、光起電力ダイオードの
直列個数は出力用ＭＯＳＦＥＴ（５）のスレショルド電
圧に制約されることなく、抵抗器（４）の値と光起電力
ダイオードアレイ（２）の出力電流との組み会わせとし
て自由に選択することができ、出力用ＭＯＳＦＥＴ（５
）のスレショルド電圧に対する設計の自由度が大きくな
るものである。さらにまた、前記の理由から抵抗器（４
）の値を小さくすることも可能であるため、出力用ＭＯ
ＳＦＥＴ（５）がターンオフする際に、ゲート・ソース
間の蓄積電荷を抵抗器（４）を介して放電するのに要す
る時間が短くなり、ターンオフ時間を短縮することがで
きるものである。
レイ（２）の出力電圧がそのままＭ ＯＳ Ｆ ＥＴ（
５）のゲート・ソース間に印加されるので、光起電力ダ
イオードアレイ（２）の出力電圧は、出力用ＭＯＳＦＥ
Ｔ（５）のスレショルド電圧よりも必ず高くなるように
しなければならなかったが、本実施例では出力用ＭＯＳ
ＦＥＴ（５）のゲート・ソース間バイアス電圧を発生す
るのは抵抗器（４）であるため、光起電力ダイオードの
直列個数は出力用ＭＯＳＦＥＴ（５）のスレショルド電
圧に制約されることなく、抵抗器（４）の値と光起電力
ダイオードアレイ（２）の出力電流との組み会わせとし
て自由に選択することができ、出力用ＭＯＳＦＥＴ（５
）のスレショルド電圧に対する設計の自由度が大きくな
るものである。さらにまた、前記の理由から抵抗器（４
）の値を小さくすることも可能であるため、出力用ＭＯ
ＳＦＥＴ（５）がターンオフする際に、ゲート・ソース
間の蓄積電荷を抵抗器（４）を介して放電するのに要す
る時間が短くなり、ターンオフ時間を短縮することがで
きるものである。
次に、入力電流が消失すると、発光ダイオード（１）の
発光が停止し、光起電力ダイオードアレイ（２）が光起
電力の発生を停止すると共に、光トリガＦ Ｅ Ｔ （
３）も再び高インピーダンス化される。このため、出力
用Ｍ ＯＳ Ｆ Ｅ Ｔ （５）のゲートに蓄積されて
いた電荷は、抵抗器（４）を通して放電されるので、ゲ
ート電位の低下により出力用ＭＯ８ＦＥ Ｔ （５）の
ソース・ドレイン間が高インピーダンス化され、リレー
出力端子（７） 、 （７’ ）の間は遮断状態に戻る
。このため、外部回路が接続されている場合には、端子
（７）は端子（７°）に対して高い電位となるが、光起
電力ダイオードアレイ（′ｌ）と光トリガＦ Ｅ Ｔ
（３）が共に高インピーダンス状態であるので、出力用
ＭＯ９ＦＥＴ（５）のゲート電位が上昇することはない
。したがって、リレー出力端子（７）、（７°）の間は
遮断状態に保たれるものである。
発光が停止し、光起電力ダイオードアレイ（２）が光起
電力の発生を停止すると共に、光トリガＦ Ｅ Ｔ （
３）も再び高インピーダンス化される。このため、出力
用Ｍ ＯＳ Ｆ Ｅ Ｔ （５）のゲートに蓄積されて
いた電荷は、抵抗器（４）を通して放電されるので、ゲ
ート電位の低下により出力用ＭＯ８ＦＥ Ｔ （５）の
ソース・ドレイン間が高インピーダンス化され、リレー
出力端子（７） 、 （７’ ）の間は遮断状態に戻る
。このため、外部回路が接続されている場合には、端子
（７）は端子（７°）に対して高い電位となるが、光起
電力ダイオードアレイ（′ｌ）と光トリガＦ Ｅ Ｔ
（３）が共に高インピーダンス状態であるので、出力用
ＭＯ９ＦＥＴ（５）のゲート電位が上昇することはない
。したがって、リレー出力端子（７）、（７°）の間は
遮断状態に保たれるものである。
なお、実施例においては、出力用ＭＯＳＦＥＴ（５）が
Ｎチャンネル型のエンハンスメントモードのＭＯＳＦＥ
Ｔである場合について説明したが、出力用ＭＯＳＦＥＴ
（５）としては、Ｐチャンネル型のものや、デプレッシ
ョンモードのものを使用することも可能である。
Ｎチャンネル型のエンハンスメントモードのＭＯＳＦＥ
Ｔである場合について説明したが、出力用ＭＯＳＦＥＴ
（５）としては、Ｐチャンネル型のものや、デプレッシ
ョンモードのものを使用することも可能である。
（発明の効果）
以上のように、本発明にあっては、光起電力ダイオード
アレイと直列的に、スイッチング素子を設けたから、光
起電力ダイオードアレイの出力が充分に上昇した時点で
スイッチング素子を導通させることにより、出力用ＭＯ
ＳＦＥＴのゲートソース間電圧を急速に上昇させること
ができ、したがって、出力用ＭＯＳＦＥＴがオン状態で
もオフ状態でもない中間ｄＢは生じなくなり、出力用Ｍ
ＯＳＦＥＴの発熱を防止できるという効果がある。
アレイと直列的に、スイッチング素子を設けたから、光
起電力ダイオードアレイの出力が充分に上昇した時点で
スイッチング素子を導通させることにより、出力用ＭＯ
ＳＦＥＴのゲートソース間電圧を急速に上昇させること
ができ、したがって、出力用ＭＯＳＦＥＴがオン状態で
もオフ状態でもない中間ｄＢは生じなくなり、出力用Ｍ
ＯＳＦＥＴの発熱を防止できるという効果がある。
第１図は本発明の一実施例に係る半導体リレー回路の回
路図、第２図は従来例の回路図である。 （１）は発光ダイオード、（２）は光起電力ダイオード
アレイ、（３）は光トリガＦＥＴ、（４）は抵抗器、（
５）は出力用ＭＯ９ＦＥＴである。
路図、第２図は従来例の回路図である。 （１）は発光ダイオード、（２）は光起電力ダイオード
アレイ、（３）は光トリガＦＥＴ、（４）は抵抗器、（
５）は出力用ＭＯ９ＦＥＴである。
Claims (2)
- （１）入力信号に応答して光信号を発生する発光素子と
、発光素子により発生された光信号を受光して光起電力
を発生する光起電力ダイオードアレイと、光起電力ダイ
オードアレイと直列的に接続されたスイッチング素子と
、光起電力ダイオードアレイの光起電力を前記スイッチ
ング素子を介して通電される抵抗器と、ドレイン・ゲー
ト間に前記光起電力ダイオードアレイと前記スイッチン
グ素子との直列回路を接続され、ゲート・ソース間に前
記抵抗器を接続され、前記抵抗器の両端に発生する電圧
がスレショルド電圧を越えることにより第１のインピー
ダンス状態から第２のインピーダンス状態に切替わる出
力用ＭＯＳＦＥＴとを有して成ることを特徴とする半導
体リレー回路。 - （２）スイッチング素子が発光素子からの光信号にてオ
ン状態にトリガされる光トリガＦＥＴであることを特徴
とする特許請求の範囲第１項記載の半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165211A JPS6319912A (ja) | 1986-07-14 | 1986-07-14 | 半導体リレ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165211A JPS6319912A (ja) | 1986-07-14 | 1986-07-14 | 半導体リレ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6319912A true JPS6319912A (ja) | 1988-01-27 |
Family
ID=15807955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61165211A Pending JPS6319912A (ja) | 1986-07-14 | 1986-07-14 | 半導体リレ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6319912A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014167962A (ja) * | 2013-02-28 | 2014-09-11 | Toshiba Corp | 光結合装置 |
-
1986
- 1986-07-14 JP JP61165211A patent/JPS6319912A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014167962A (ja) * | 2013-02-28 | 2014-09-11 | Toshiba Corp | 光結合装置 |
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