JPS63199340U - - Google Patents
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- Publication number
- JPS63199340U JPS63199340U JP8763487U JP8763487U JPS63199340U JP S63199340 U JPS63199340 U JP S63199340U JP 8763487 U JP8763487 U JP 8763487U JP 8763487 U JP8763487 U JP 8763487U JP S63199340 U JPS63199340 U JP S63199340U
- Authority
- JP
- Japan
- Prior art keywords
- bit
- adder
- full
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Description
第１図はこの考案の一実施例による加算回路の
構成を示すブロツク図、第２図は従来の加算回路
の構成を示すブロツク図、第３図は動作を説明す
るためのタイミングチヤートである。 １〜９，１１〜１９…入力端子、２０，２１，
２２，２４，３１，３２，３３…ラツチ回路、２
３…アンド回路、２６，２８，３０…４ビツトの
全加算器、４１〜４９…出力端子。なお、図中の
同一符号は同一または相当部分を示す。
構成を示すブロツク図、第２図は従来の加算回路
の構成を示すブロツク図、第３図は動作を説明す
るためのタイミングチヤートである。 １〜９，１１〜１９…入力端子、２０，２１，
２２，２４，３１，３２，３３…ラツチ回路、２
３…アンド回路、２６，２８，３０…４ビツトの
全加算器、４１〜４９…出力端子。なお、図中の
同一符号は同一または相当部分を示す。
補正 昭６２．１１．１６
実用新案登録請求の範囲を次のように補正する
。
。
【実用新案登録請求の範囲】
語長が４ｎ＋１ビツト（ｎ＝１，２，…）の２
つの入力信号を加算し、その出力信号を１／２倍
して出力するように構成した加算回路において、
上記語長が４ｎ＋１ビツトの２つの入力信号の最
下位ビツトから順に第１ビツト、第２ビツト、…
第４ｎ＋１ビツトとして２つの入力信号の第１ビ
ツトを入力するアンド回路と、上記２つの入力信
号の第２ビツトから第４ｎ＋１ビツトを入力する
ｎ個の４ビツトの全加算器とを備え、上記ｎ個の
全加算器それぞれの桁上げ信号を各全加算器の上
位の全加算器の桁上げ入力に供給するとともに、
上記アンド回路の出力信号を上記ｎ個の全加算器
の最下位の全加算器の桁上げ入力に供給して、上
記ｎ個の全加算器の出力信号と最上位の桁上げ信
号とを出力するように構成したことを特徴とする
加算回路。
つの入力信号を加算し、その出力信号を１／２倍
して出力するように構成した加算回路において、
上記語長が４ｎ＋１ビツトの２つの入力信号の最
下位ビツトから順に第１ビツト、第２ビツト、…
第４ｎ＋１ビツトとして２つの入力信号の第１ビ
ツトを入力するアンド回路と、上記２つの入力信
号の第２ビツトから第４ｎ＋１ビツトを入力する
ｎ個の４ビツトの全加算器とを備え、上記ｎ個の
全加算器それぞれの桁上げ信号を各全加算器の上
位の全加算器の桁上げ入力に供給するとともに、
上記アンド回路の出力信号を上記ｎ個の全加算器
の最下位の全加算器の桁上げ入力に供給して、上
記ｎ個の全加算器の出力信号と最上位の桁上げ信
号とを出力するように構成したことを特徴とする
加算回路。
Claims (1)
- 語長が４ｎ＋１ビツト（ｎ＝１，２，…）の２
つの入力信号を加算し、その出力信号を１／２倍
して出力するように構成した加算回路において、
上記語長が４ｎ＋１ビツト２つの入力信号の最下
位ビツトから順に第１ビツト、第２ビツト、…第
４ｎ＋１ビツトとして２つの入力信号の第１ビツ
トを入力するアンド回路と、上記２つの入力信号
の第２ビツトから第４ｎ＋１ビツトを入力するｎ
個の４ビツトの全加算器とを備え、上記ｎ個の全
加算器それぞれの桁上げ信号を各全加算器の上位
の全加算器の桁上げ入力に供給するとともに、上
記アンド回路の出力信号を上記ｎ個の全加算器の
最下位の全加算器の桁上げ入力に供給して、上記
ｎ個の全加算器の出力信号と最上位の桁上げ信号
とを出力するように構成したことを特徴とする加
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8763487U JPS63199340U (ja) | 1987-06-05 | 1987-06-05 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8763487U JPS63199340U (ja) | 1987-06-05 | 1987-06-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63199340U true JPS63199340U (ja) | 1988-12-22 |
Family
ID=30945023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8763487U Pending JPS63199340U (ja) | 1987-06-05 | 1987-06-05 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63199340U (ja) |
-
1987
- 1987-06-05 JP JP8763487U patent/JPS63199340U/ja active Pending
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