JPS6319980A - 画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、液晶テレビ等、マトリクス方式のツィステッ
ドネマティック電界効果型液晶パネルを用いた、中間調
表示のできる画像表示装置に関する。

〈従来の技術〉 一般に、Ｘ電極とＹ電極が直交する液晶表示素子を用い
て画像表示を行う装置において、例えばテレビジョン信
号を受信して、そのアナログ信号をＡ−Ｄ変換器によっ
てデジタル信号に変換して画像表示する場合、８階調表
示では３ビット信号、１６６階調示では４ビット信号の
取扱いとなる。

第４図は液晶テレビジョン受像器の代表的なシステム構
成を示すブロック図で、上下分割構造の液晶マトリクス
パネルを用いた例を示している。

この上下分割構造の液晶マトリクスパネルでは、パネル
上半面を担当するデータ側列電極とパネル下半面を担当
するデータ側列電極とが独立して配設されており、パネ
ルの上半面と下半面の画像情報に対応する電圧波形がパ
ネルの上側と下側から同時に印加される。このため、上
下分割構造を採らないマトリクスパネルに比べ、走査デ
ューテイ比が２倍となり画面のコントラスト比を向上し
得るという特長がある。

さて、アンテナｌより受信したテレビジョン信号は、Ｒ
Ｆユニット２により検波出力され、映像増幅器３に導入
される。映像増幅器３の出力信号はＡ−Ｄ変換器４によ
って４ピントのデジタル信号に変換され、上半面および
下半面の液晶マトリクスパネル９ａおよび９ｂのそれぞ
れのデータ側駆動回路５および６と、上半面および下半
面に対応するデータを格納するエリアを有するメモリ７
に供給される。走査側駆動回路８は、液晶マトリクスパ
ネル９の上半面、下半面同時に走査を与えるための回路
で、一方の半面がリアルタイムデータに基づく走査を行
っている間、他方の半面はメモリ７の記憶データに基づ
く走査を行うよう、走査信号を出力する。

駆動方式は、ここではパルス幅変調方式と称される方式
が採用され、データ側駆動回路５，６は入力されたデジ
タル信号の大きさに応じたパルス幅を有する電圧信号を
液晶マトリクスパネル９ａ。

９ｂに供給する。一般に、ツスイテッドネマティック電
界効果型液晶素子の印加電圧（実効値電圧）に対する透
過光強度は、第７図に示すような関係トナリ、パルス電
圧駆動においてはそのパルス幅により印加される実効値
電圧が変化することになるので、出力パルス幅を変化さ
せることによって液晶の透過光強度を変化させることが
できる。

第５図に従来装置の実際の信号処理回路の例を示す。Ａ
−Ｄ変換器４の４ビツト出力はゲートバッファ５１を介
してメモリ７の上半面もしくは下半面用のデータ格納エ
リアと、更にバッファ５２を介して上半面もしくは下半
面用のデータ側駆動回路５もしくは６に入力される。ゲ
ートバッファ５Ｉにより、一方の半面用の映像信号を受
信している間、そのデータを、メモリ７に読み込むと同
時にその半面用のデータ側駆動回路に供給し、その間、
他方の半面用のデータ側駆動回路にはメモリ７の内容を
供給するわけである。

Ａ−Ｄ変換器４へのアナログ入力信号と４ビツトデジタ
ル出力との関係を第６図に示す。このように、アナログ
映像信号は１６段階のデジタル信号に変換され、従って
、パネルの各液晶素子は１６６階調表示されることにな
る。

〈発明が解決しようとする問題点〉 ところで、表示の階調数が多いほど画像品質が良好とな
ることは云うまでもないが、取り扱いビット数の増加は
液晶駆動回路の大型化を招き、回路製作上、コストの点
で望ましくない。特に、上述したような上下分割構造の
液晶マトリクスパネルを用いる場合、フレームメモリが
不可欠となるので、ビットの増加はメモリ容量を増加さ
せることになり、コストアップの大きな要因となる。

例えば、８階調表示ではメモリの容量は画素数に対して
３ビツト分、すなわち画素数の３倍でよいが、１６６階
調示では画素数の４倍を必要とする。

本発明は上記に鑑みてなされたもので、取り扱いビット
数よりも実質的に１ビツト分だけ多いビット数に対応す
る階調表示のできる画像表示装置の提供を目的としてい
る。

く問題点を解決するための手段〉 本発明の特徴とするところは、実施例に対応する第１図
に示すように、映像信号をデジタル化するＡ−Ｄ変換器
４の後段に、このＡ−Ｄ変換器４の出力の最下位ビット
を当該最下位ビットを除く上位ビットに加算するための
加算回路１１を設け、フレーム走査を形成する一対のフ
ィールド走査のうちの一方のフィールド走査時に限り、
上述の加算を行うよう構成し、加算回路１１の出力が液
晶マトリクスパネルのデータ側駆動回路に供給されるよ
う構成したことにある。

く作用〉 第１図の例において、データ側駆動回路には、映像信号
と第３図に示すような関係にある３ビツトのデジタル信
号が供給されるので、実際には８階調の表示が行われる
ことになる。

Ａ−Ｄ変換器４の出力の最下位ビットとそれを除く上位
３ビツトとを加算すると、Ａ−Ｄ変換器４の出力が例え
ば（０１０１）の場合、加算後の３ビツト信号は（０１
１）となる。フレーム走査を形成する２回のフィールド
走査のうち１回のフィールド走査時に限って上述の加算
を行うと、（０１０１）のＡ−Ｄ変換器４の出力に対し
て、１フレーム中例えば偶数番目の走査線が（０１０）
　、奇数番目の走査線が（０１１）の３ピントデータに
基づく階調で表示を行うことになり、人間の目には全体
としてその中間の（０１０１）の階調の表示と同様に見
え、実質的に４ビツトの取り扱い時と同等の階調表示が
可能となる。

〈実施例〉 本発明の実施例を、以下、図面に基づいて説明する。

第１図は、第４図に示した上下分割構造の液晶マトリク
スパネルを用いた液晶テレビジョン受像器に本発明を適
用した場合の、Ａ−Ｄ変換器４と各データ側駆動回路５
．６のうちの一方との間の信号処理回路の構成を示す図
である。

Ａ−Ｄ変換器４の４ビツトデジタル出力のうち上位３ビ
ツトはそのまま加算器１１の入力端子Ａ。

〜Ａ、に入力される。４ビツトデジタル出力のうち最下
位ビットについては、ＡＮＤゲート１２を介して加算器
１１の入力端子Ｂ、に入力される。

加算器１１の入力端子Ｂｌ、Ｂ２はＧＮＤ、すなわち常
時０に設定されている。

加算器１１は、端子ＡｉおよびＢ　ｉ　（ｉ＝１．２．
３）へのデジタル入力信号を加算して出力端子Ｃｉから
出力するもので、例えばＡＩ　＝１．ＡＩ　＝０゜Ａ３
＝１で、Ｂ３＝１のとき、（１０１）　　＋（００１）
　＝（１１０）の計算を行って、Ｃ＋　＝１．Ｃｚ　＝
１．Ｃｓ　＝０を出力する。

ＡＮＤゲート１２には上述したＡ−Ｄ変換器４の最下位
ビット出力のほかに、ＮＡＮＤゲート１３およびフリッ
プフロップ１４の出力が入力されている。ＮＡＮＤゲー
ト１３には、Ａ−Ｄ変換器４の全ビット出力が入力され
ており、従って、加算器１１０Ｂ、入力端子には、Ａ−
Ｄ変換器４の出力の最下位ビットが１で、フリップフロ
ップ１４の出力がＨで、かつ、Ａ−Ｄ変換器４の出力が
（１１１１）でないときに限り、１の入力信号が供給さ
れることになる。すなわち、Ａ−Ｄ変換器４の出力と加
算器１１の出力の関係は〔表〕に示す通りとなる。

なお、ＮＡＮＤゲート１３を設けた理由は、Ａ−Ｄ変換
器４の出力が（１１１１）のときに加算を実行すると、
加算器１１の出力が（０００）となって不都合を生ずる
が、これを防止するためである。

フリップフロップ１４のクロック入力には、第２図に示
すように、１フイールド走査ごとに発生する垂直同期信
号（ａ）が導入されており、１回のフィールド走査ごと
にＨ／Ｌが反転する信号（ｂ）を出力してＡＮＤゲート
１２に供給している。従って、最下位ビットの上位ビッ
ト−・の加算は、上述した（１１１１）の場合を除いて
、フィールド走査の隔周期ごとに実行されることになる
。

以上のような加算器１１の３ビツト出力Ｃｉは、液晶マ
トリクスパネル９のそれぞれの半面を担当するメモリ７
のエリアとデータ側駆動回路５もしくは６に供給される
わけであるが、第１図において一方の半面用の回路のみ
を記し、他方は省略している。ここで、ゲートバッファ
１５は、虚亥当する半面用の映像データの到来時に限っ
てそのデータを通過させるための回路で、第２図（Ｃ）
もしくは（ｄ）に示すように、フィールド走査の２倍の
周期で反転する信号によって開閉させる。すなわち、該
当する一方の半面用のデータが到来中はそのデータをメ
モリ７に供給して書き込み、同時にそのデータをバッフ
ァ１６を介してデータ側駆動回路に供給してリアルタイ
ムでの表示を行う。

その間、他方の半面用のゲートバッファは閉じられ、前
回のフィールド走査時にメモリ７に書き込まれたデータ
を読み出してバッファを介してデータ側駆動回路に供給
する。この点は第５図に示した回路と同等である。

次に本発明実施例の作用を説明する。〔表〕および第６
図から、Ａ−Ｄ変換器４への入力電圧と加算器１１の出
力との関係は第３図に示すようになる。ここで、入力端
子がｖｌであったとき、第６図からＡ−Ｄ変換器４の出
力は（０１０１）となる。

このとき、第３図から明らかなように、加算器１１の出
力は、フィールド走査（１）において（０１１）。

フィールド走査（１１）においては（０１０）となる。

つまり、液晶マトリクスパ名ル９は１例えば奇数番目の
走査線が（０１１）の、偶数番口の走査線が（０１０）
のそれぞれ３ビツトデータに基づく表示を行うことにな
り、１回のフィールド走査が６０Ｈ２であることから、
人間の目にはその中間の（０１０１”）の階調の表示と
同様に見える。なお、Ａ−Ｄ変換器４への入力電圧がＶ
２であるときには、その４ビツト出力が（０１００）と
なるが、この場合、フィールド走査（１）　、（Ｉｔ）
とも加算器１１の出力は（０１０）であって、（０１０
０）と同等の表示が行われる。

以上のように、加算器１１の後段のメモリ７゜データ側
駆動回路５．６において、３ビツトデータの取り扱いに
よる、実際には８階調表示ではあるものの、その各階調
の中間調の表示をも行うことができ、実質的に１５５階
調表示が可能となる。

なお、以上の実施例では、上下分割構造の液晶マトリク
スパネルを用いたメモリを有する液晶テレビについての
説明を行ったが、メモリを有さす例えばパルス幅変調方
式でＡ−Ｄ変換器を用いて常にリアルタイムで画像表示
を行う液晶テレビにも、本発明を適用し得ることは勿論
である。

〈発明の効果〉 以上説明したように、本発明によれば、映像信号をデジ
タル化するＡ−Ｄ変換器の後段に、そのデジタル出力の
最下位ビットをこの最下位ビ・ノドを除く上位ビットに
加算するための加算器を設け、フィールド走査の隅周期
において上述の加算を行うよう構成したので、例えばＡ
−Ｄ変換器出力が４ビツトであるとき、取り扱いビット
数を３ビツトとして実際には８階調の表示を行い、実質
的にその中間調を含めた１５５階調表示が行えるので、
取り扱いビット数が４ビツトの場合の１６６階調　同等
の表示を行い得ることになる。

このことは、同等の表示品質を１ビツト分だけ少ないビ
ット数のデータ取り扱いで得ることになり、例えば液晶
駆動回路のデータ転送用シフトレジスタは、従来４列要
していたものが３列で済むことになり、ＬＳＩ規模を小
さくすることができ、回路規模を小型化してコストを低
減することができる。

また、特に、上下分割構造の液晶テレビにおいては、メ
モリの大幅な低減を達成することができる。すなわち、
４ビツトの階調表示を行う従来の装置に比して、本発明
では、３２０　ｘ２４０　ドツトの画素を有する場合、
上下合わせて白黒テレビで７６．８ｋｂ、カラーテレビ
の場合には２３０，４ｋｂの容量を低減させることがで
きる。

【図面の簡単な説明】

第１図は本発明実施例の要部回路構成図、第２図はその
各部の動作を示すタイムチャート、第３図はそのＡ−Ｄ
変換器４への入力電圧と加算器１１の出力コードの関係
を示すグラフ、第４図は上下分割構造の液晶テレビジョ
ン受像器の代表的構成を示すブロック図、 第５図はその従来装置の要部回路構成図、第６図は第４
図におけるＡ−Ｄ変換器４への入力電圧とＡ−Ｄ変換器
４の出力コードの関係を示すグラフ、 第７図はツィステッドネマティック電界効果型液晶素子
の印加電圧に対する透過光強度の関係を示すグラフであ
る。 １・・・アンテナ　　　　　２・−ＲＦユニット３・−
映像増幅器　　　　４・・・Ａ−Ｄ変換器５．６−・デ
ータ側駆動回路 ７−・・メモリ　　　　　　８・・・−走査側駆動回路
９一液晶マトリクスパネル １１・−・・加算器　　　　１２・−ＡＮＤゲート１３
−・−ＮＡＮＤゲート １４・・−フリップフロップ １５−・ゲートバッファ １６−・−・バッファ

Claims (1)

【特許請求の範囲】
1. マトリクス方式のツィステッドネマティック電界効果型
   液晶パネルを用い、アナログ映像信号をＡ−Ｄ変換器に
   より所定ビットのデジタル信号に変換し、そのデジタル
   信号を上記液晶パネルのデータ側駆動回路に供給して画
   像表示を行う装置において、上記Ａ−Ｄ変換器の後段に
   、このＡ−Ｄ変換器出力の最下位ビットを当該最下位ビ
   ットを除く上位ビットに加算するための加算回路を設け
   、フレーム走査を形成する一対のフィールド走査のうち
   一方のフィールド走査時に限り上記加算を行うよう構成
   し、上記加算回路の出力が上記データ側駆動回路に供給
   されるよう構成したことを特徴とする、画像表示装置。