JPS6320041B2 - - Google Patents
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- JPS6320041B2 JPS6320041B2 JP57211985A JP21198582A JPS6320041B2 JP S6320041 B2 JPS6320041 B2 JP S6320041B2 JP 57211985 A JP57211985 A JP 57211985A JP 21198582 A JP21198582 A JP 21198582A JP S6320041 B2 JPS6320041 B2 JP S6320041B2
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- fet
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- gate electrode
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/10—Auxiliary devices for switching or interrupting
- H01P1/15—Auxiliary devices for switching or interrupting by semiconductor devices
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- Transceivers (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Description
【発明の詳細な説明】
この発明は半導体基板に構成したFETを用い
て送、受信系のマイクロ波を制御する送受切換ス
イツチの高性能化に関するものである。まず、従
来の送受切換スイツチについて図により説明す
る。
て送、受信系のマイクロ波を制御する送受切換ス
イツチの高性能化に関するものである。まず、従
来の送受切換スイツチについて図により説明す
る。
第１図は従来の送受切換スイツチの構成の一例
を示す。
を示す。
図中、１は半導体基板、２は地導体、３は地導
体２と共に構成されるマイクロストリツプ線路の
主線路、４ａは同じく第１の副線路、４ｂは同じ
く第２の副線路、５ａは第１のFET、５ｂは第
２のFET、６ａは第１のFET５ａ構成する第１
のドレイン電極、７ａは同じく第１のソース電
極、８ａは同じく第１のゲート電極、６ｂは第２
のFET５ｂを構成する第２のドレイン電極、７
ｂは同じく第２のソース電極、８ｂは同じく第２
のゲート電極、９ａ，９ｂはそれぞれ第１のゲー
ト電極８ａ及び第２のゲート電極８ｂにバイアス
電圧を印加するためのマイクロストリツプ線路か
ら成るバイアス回路である。
体２と共に構成されるマイクロストリツプ線路の
主線路、４ａは同じく第１の副線路、４ｂは同じ
く第２の副線路、５ａは第１のFET、５ｂは第
２のFET、６ａは第１のFET５ａ構成する第１
のドレイン電極、７ａは同じく第１のソース電
極、８ａは同じく第１のゲート電極、６ｂは第２
のFET５ｂを構成する第２のドレイン電極、７
ｂは同じく第２のソース電極、８ｂは同じく第２
のゲート電極、９ａ，９ｂはそれぞれ第１のゲー
ト電極８ａ及び第２のゲート電極８ｂにバイアス
電圧を印加するためのマイクロストリツプ線路か
ら成るバイアス回路である。
従来の送受切換スイツチは、主線路３の先端部
両側に第１の副線路４ａ及び第２の副線路４ｂの
先端を対向させ配置し、かつ対向する主線路３と
第１の副線路４ａとの間に第１のFET５ａをま
た同じく主線路３と第２の副線路４ｂとの間に第
２のFET５ｂをそれぞれ配置し、第１のFET５
ａを構成する第１のドレイン電極６ａは主線路３
との接続端子の役目を成し、同じく第１のソース
電極７ａは第１の副線路４ａとの接続端子の役目
を成し、併せて第１のドレイン電極６ａと第１の
ソース電極７ａとの間に第１のFET５ａを構成
する第１のゲート電極８ａを形成し、第２の
FET５ｂを構成する第２のドレイン電極６ｂは
主線路３との接続端子の役目を成し、同じく第２
のソース電極７ｂは第２の副線路４ｂとの接続端
子の役目を成し、併せて第２のドレイン電極６ｂ
と第２のソース電極７ｂとの間に第２のFET５
ｂを構成する第２のゲート電極８ｂを形成してい
る。
両側に第１の副線路４ａ及び第２の副線路４ｂの
先端を対向させ配置し、かつ対向する主線路３と
第１の副線路４ａとの間に第１のFET５ａをま
た同じく主線路３と第２の副線路４ｂとの間に第
２のFET５ｂをそれぞれ配置し、第１のFET５
ａを構成する第１のドレイン電極６ａは主線路３
との接続端子の役目を成し、同じく第１のソース
電極７ａは第１の副線路４ａとの接続端子の役目
を成し、併せて第１のドレイン電極６ａと第１の
ソース電極７ａとの間に第１のFET５ａを構成
する第１のゲート電極８ａを形成し、第２の
FET５ｂを構成する第２のドレイン電極６ｂは
主線路３との接続端子の役目を成し、同じく第２
のソース電極７ｂは第２の副線路４ｂとの接続端
子の役目を成し、併せて第２のドレイン電極６ｂ
と第２のソース電極７ｂとの間に第２のFET５
ｂを構成する第２のゲート電極８ｂを形成してい
る。
ここで、主線路３はアンテナ系の一部、第１の
副線路４ａは送信系の一部、第２の副線路４ｂは
受信系の一部をそれぞれ構成しているものとす
る。
副線路４ａは送信系の一部、第２の副線路４ｂは
受信系の一部をそれぞれ構成しているものとす
る。
第２図は一般的なFETの特性説明に用いる図
で、ゲート電極のバイアスを変えた時のドレイン
電極とソース電極間の電圧、電流特性である。図
中、１０，１１はそれぞれゲート電極のバイアス
を零、ピンチオフ状態とした時の特性曲線Ａ，Ｂ
である。説明の都合上、ここではドレイン電極と
ソース電極との間の電圧をVDS、電流をIDSとす
る。この場合、ドレイン電極とソース電極との間
の抵抗RDSは、RDS＝VDS／IDSで示される。
で、ゲート電極のバイアスを変えた時のドレイン
電極とソース電極間の電圧、電流特性である。図
中、１０，１１はそれぞれゲート電極のバイアス
を零、ピンチオフ状態とした時の特性曲線Ａ，Ｂ
である。説明の都合上、ここではドレイン電極と
ソース電極との間の電圧をVDS、電流をIDSとす
る。この場合、ドレイン電極とソース電極との間
の抵抗RDSは、RDS＝VDS／IDSで示される。
第３図は従来の送受切換スイツチも含めた一般
的なFETを用いたスイツチ部の構成例を示す。
図中、１は半導体基板、２は地導体、３ａ，３ｂ
は地導体２と共に構成されるマイクロストリツプ
線路の伝送線路、５はFET、６はFET５のドレ
イン電極、７はFETのソース電極、８はFET５
のゲート電極、９はゲート８にバイアス電圧を印
加するためのマイクロストリツプ線路から成るバ
イアス回路である。
的なFETを用いたスイツチ部の構成例を示す。
図中、１は半導体基板、２は地導体、３ａ，３ｂ
は地導体２と共に構成されるマイクロストリツプ
線路の伝送線路、５はFET、６はFET５のドレ
イン電極、７はFETのソース電極、８はFET５
のゲート電極、９はゲート８にバイアス電圧を印
加するためのマイクロストリツプ線路から成るバ
イアス回路である。
従来の一般的なFETを用いたスイツチ部は、
ドレイン電極６とソース電極７との間をインター
デイジタル構成とし、このインターデイジタル構
成内にゲート電極８を折り曲げ構成で形成してい
る。
ドレイン電極６とソース電極７との間をインター
デイジタル構成とし、このインターデイジタル構
成内にゲート電極８を折り曲げ構成で形成してい
る。
以下、これらの図を用いて従来の送受切換スイ
ツチの動作について説明する。
ツチの動作について説明する。
今、第１図において主線路３にマイクロ波を印
加した場合を考える。第１のゲート電極８ａにバ
イアス回路９ａを介して零電圧を印加し、第２の
ゲート電極８ｂにバイアス回路９ｂを介してピン
チオフ電圧を印加すると、第２図の特性曲線Ａ１
０及び特性曲線１１から判るように、第１のドレ
イン電極６ａと第１のソース電極７ａとの間の抵
抗は小さな値を示し、第２のドレイン電極６ｂと
第２のソース電極７ｂとの間の抵抗は大きな値を
示す。
加した場合を考える。第１のゲート電極８ａにバ
イアス回路９ａを介して零電圧を印加し、第２の
ゲート電極８ｂにバイアス回路９ｂを介してピン
チオフ電圧を印加すると、第２図の特性曲線Ａ１
０及び特性曲線１１から判るように、第１のドレ
イン電極６ａと第１のソース電極７ａとの間の抵
抗は小さな値を示し、第２のドレイン電極６ｂと
第２のソース電極７ｂとの間の抵抗は大きな値を
示す。
このため、主線路３と第１の副線路４ａとの間
のマイクロ波は導通状態と成り、主線路３と第２
の副線路４ｂとの間のマイクロ波はしや断状態と
成る。
のマイクロ波は導通状態と成り、主線路３と第２
の副線路４ｂとの間のマイクロ波はしや断状態と
成る。
一方、第１のゲート電極８ａと第２のゲート電
極８ｂの印加電圧条件を逆にすると、同様に主線
路３と第１の副線路４ａとの間はしや断状態に成
り、主線路３と第２の副線路４ｂとの間は導通状
態と成る。
極８ｂの印加電圧条件を逆にすると、同様に主線
路３と第１の副線路４ａとの間はしや断状態に成
り、主線路３と第２の副線路４ｂとの間は導通状
態と成る。
このように、第１のゲート電極８ａ及び第２の
ゲート電極８ｂへのバイアス条件を変えることに
より、主線路３と第１の副線路４ａ間及び主線路
３と第２の副線路４ｂ間すなわちアンテナ系と送
信系間及びアンテナ系と受信系間をON／OFFす
る送受切換スイツチが実現出来ている。
ゲート電極８ｂへのバイアス条件を変えることに
より、主線路３と第１の副線路４ａ間及び主線路
３と第２の副線路４ｂ間すなわちアンテナ系と送
信系間及びアンテナ系と受信系間をON／OFFす
る送受切換スイツチが実現出来ている。
しかし、従来の送受切換スイツチには次に示す
欠点が観られる。それは、しや断状態側の耐電力
特性を向上させようとすると導通状態側の損失特
性が劣化することである。従来の送受切換スイツ
チではしや断状態での耐電力特性を向上させるた
め、すなわち第２図の特性曲線Ｂ１１に示す
FETの破壊電圧VBを大きくするために第１の
FET５ａ、第２のFET５ｂを構成している半導
体基板１の材質を変えていた。この場合第２図の
特性曲線Ａ１０に示すFETの未飽和電流IFが低下
し、導通状態での損失特性の劣化をまねいてい
た。
欠点が観られる。それは、しや断状態側の耐電力
特性を向上させようとすると導通状態側の損失特
性が劣化することである。従来の送受切換スイツ
チではしや断状態での耐電力特性を向上させるた
め、すなわち第２図の特性曲線Ｂ１１に示す
FETの破壊電圧VBを大きくするために第１の
FET５ａ、第２のFET５ｂを構成している半導
体基板１の材質を変えていた。この場合第２図の
特性曲線Ａ１０に示すFETの未飽和電流IFが低下
し、導通状態での損失特性の劣化をまねいてい
た。
一方、従来の送受切換スイツチでは、第１の
FET５ａ及び第２のFET５ｂの構成を第３図に
示す構成すなわちゲート電極８の幅（折り曲げ部
の全長を指す。）を折り曲げ構成で広くして形成
し、IFを増加させ導通状態における損失特性を改
善していた。しかし、この構成では、半導体基板
１の材質でVBを大きくし、IFの低下をまねいてい
るため、必要なIFを実現するためには折り曲げ構
成のゲート電極８の幅が広く成り過ぎる。
FET５ａ及び第２のFET５ｂの構成を第３図に
示す構成すなわちゲート電極８の幅（折り曲げ部
の全長を指す。）を折り曲げ構成で広くして形成
し、IFを増加させ導通状態における損失特性を改
善していた。しかし、この構成では、半導体基板
１の材質でVBを大きくし、IFの低下をまねいてい
るため、必要なIFを実現するためには折り曲げ構
成のゲート電極８の幅が広く成り過ぎる。
この場合、FET５はバイアス回路９の影響を
受け、損失特性の改善に限界があつた。
受け、損失特性の改善に限界があつた。
このように、従来の送受切換スイツチでは、導
通状態での損失特性としや断状態での耐電力特性
の両方を十分に良くすることは困難であり、通常
損失特性の悪い状態で構成されており、アンテナ
系と送信系間のマイクロ波送信系電力による発熱
も増大しているという問題があつた。
通状態での損失特性としや断状態での耐電力特性
の両方を十分に良くすることは困難であり、通常
損失特性の悪い状態で構成されており、アンテナ
系と送信系間のマイクロ波送信系電力による発熱
も増大しているという問題があつた。
この発明は上記問題を解決するため、受信系を
制御するFETはFETの２個直列とし、送信系が
機能している時の損失特性と耐電力特性を改善す
ることを目的としたものである。
制御するFETはFETの２個直列とし、送信系が
機能している時の損失特性と耐電力特性を改善す
ることを目的としたものである。
以下、この発明の一実施例を図により詳述す
る。
る。
第４図は、この発明の実施例における送受切換
スイツチの構成を示す。
スイツチの構成を示す。
図中、１は半導体基板、２は地導体、３は地導
体２と共に構成されるマイクロストリツプ線路の
主線路、４ａは同じく第１の副線路、４ｂは同じ
く第２の副線路、５ａは第１のFET、５ｂは第
２のFET、５ｃは第３のFET、６ａは第１の
FET５ａを構成する第１のドレイン電極、７ａ
は同じく第１のソース電極、８ａは同じく第１の
ゲート電極、６ｂは第２のFET５ｂを構成する
第２のドレイン電極、７ｂは同じく第２のソース
電極、８ｂは同じく第２のゲート電極、６ｃは第
３のFET５ｃを構成する第３のドレイン電極、
７ｃは同じく第３のソース電極、８ｃは同じく第
２のゲート電極、９ａ，９ｂはそれぞれ第１のゲ
ート電極８ａ及び第２のゲート電極８ｂと第３の
ゲート電極８ｃにバイアス電圧を印加するための
マイクロストリツプ線路から成るバイアス回路で
ある。
体２と共に構成されるマイクロストリツプ線路の
主線路、４ａは同じく第１の副線路、４ｂは同じ
く第２の副線路、５ａは第１のFET、５ｂは第
２のFET、５ｃは第３のFET、６ａは第１の
FET５ａを構成する第１のドレイン電極、７ａ
は同じく第１のソース電極、８ａは同じく第１の
ゲート電極、６ｂは第２のFET５ｂを構成する
第２のドレイン電極、７ｂは同じく第２のソース
電極、８ｂは同じく第２のゲート電極、６ｃは第
３のFET５ｃを構成する第３のドレイン電極、
７ｃは同じく第３のソース電極、８ｃは同じく第
２のゲート電極、９ａ，９ｂはそれぞれ第１のゲ
ート電極８ａ及び第２のゲート電極８ｂと第３の
ゲート電極８ｃにバイアス電圧を印加するための
マイクロストリツプ線路から成るバイアス回路で
ある。
ここで、主線路３はアンテナ系の一部、第１の
副線路４ａは送信系の一部、第２の副線路４ｂは
受信系の一部をそれぞれ構成しているものとす
る。
副線路４ａは送信系の一部、第２の副線路４ｂは
受信系の一部をそれぞれ構成しているものとす
る。
この発明による送受切換スイツチでは受信系の
一部を構成している第２の副線路４ｂと第２の
FET５ｂの間に第３のFET５ｃを形成し、第２
のFET５ｂを構成する第２のソース電極７ｂと
第３のFET５ｃを構成する第３のドレイン電極
６ｃを共通接続端子として形成し、第３のFET
５ｃを構成する第３のソース電極７ｃは第２の副
線路４ｂとの接続端子の役目を成し、併せて第３
のドレイン電極６ｃと第３のソース電極７ｃとの
間に第３のFET５ｃを構成する第３のゲート電
極８ｃを形成している。
一部を構成している第２の副線路４ｂと第２の
FET５ｂの間に第３のFET５ｃを形成し、第２
のFET５ｂを構成する第２のソース電極７ｂと
第３のFET５ｃを構成する第３のドレイン電極
６ｃを共通接続端子として形成し、第３のFET
５ｃを構成する第３のソース電極７ｃは第２の副
線路４ｂとの接続端子の役目を成し、併せて第３
のドレイン電極６ｃと第３のソース電極７ｃとの
間に第３のFET５ｃを構成する第３のゲート電
極８ｃを形成している。
以下、これらの図を用いて、この発明の送受切
換スイツチの動作について説明する。
換スイツチの動作について説明する。
まず、第１のゲート電極８ａにバイアス回路９
ａを介して零電圧を印加し、第２のゲート電極８
ｂと第３のゲート電極８ｃにバイアス回路９ｂを
介してピンチオフ電圧を印加すると、第２図から
判るように第１のドレイン電極６ａと第１のソー
ス電極７ａとの間すなわち主線路３と第１の副線
路４ａとの間は導通状態と成り、第２のドレイン
電極６ｂと第３のソース電極８ｃとの間すなわち
主線路３と第２の副線路４ｂとの間はしや断状態
となる。いいかえると、アンテナ系と送信系がマ
イクロ波的に接続され、アンテナ系と受信系がマ
イクロ波的に切り離される。
ａを介して零電圧を印加し、第２のゲート電極８
ｂと第３のゲート電極８ｃにバイアス回路９ｂを
介してピンチオフ電圧を印加すると、第２図から
判るように第１のドレイン電極６ａと第１のソー
ス電極７ａとの間すなわち主線路３と第１の副線
路４ａとの間は導通状態と成り、第２のドレイン
電極６ｂと第３のソース電極８ｃとの間すなわち
主線路３と第２の副線路４ｂとの間はしや断状態
となる。いいかえると、アンテナ系と送信系がマ
イクロ波的に接続され、アンテナ系と受信系がマ
イクロ波的に切り離される。
一方、第１のゲート電極８ａ、第２のゲート電
極８ｂ及び第３のゲート電極８ｃの印加条件を逆
にすると、同様に主線路３と第１の副線路４ａと
の間すなわちアンテナ系と送信系がしや断状態と
成り、主線路３と第２の副線路４ｂとの間すなわ
ちアンテナ系と受信系が導通状態と成る。
極８ｂ及び第３のゲート電極８ｃの印加条件を逆
にすると、同様に主線路３と第１の副線路４ａと
の間すなわちアンテナ系と送信系がしや断状態と
成り、主線路３と第２の副線路４ｂとの間すなわ
ちアンテナ系と受信系が導通状態と成る。
このため、第１のゲート電極８ａ、第２のゲー
ト電極８ｂ及び第３のゲート電極８ｃへのバイア
ス条件を変えることにより、アンテナ系と送信系
間及びアンテナ系と受信系間をON／OFFする従
来の送受切換スイツチと同等の機能を有する。
ト電極８ｂ及び第３のゲート電極８ｃへのバイア
ス条件を変えることにより、アンテナ系と送信系
間及びアンテナ系と受信系間をON／OFFする従
来の送受切換スイツチと同等の機能を有する。
次にこの発明による送受切換スイツチの損失特
性／耐電力特性を向上する理由について説明す
る。
性／耐電力特性を向上する理由について説明す
る。
まず耐電力特性について述べる。一般に送受切
換スイツチでは送信系のみから大きなマイクロ波
電力が印加され、第２図に示した特性曲線Ｂ１１
の破壊電圧が問題と成るのは主線路３と第２の副
線路４ｂとの間である。
換スイツチでは送信系のみから大きなマイクロ波
電力が印加され、第２図に示した特性曲線Ｂ１１
の破壊電圧が問題と成るのは主線路３と第２の副
線路４ｂとの間である。
この場合すなわち主線路３と第２の副線路４ｂ
との間をしや断状態とした場合、第２図の特性曲
線Ｂ１１のFETを２個直列としているため、主
線路３と第２の副線路４ｂとの間すなわち第２の
ドレイン電極６ｂと第３のソース電極７ｃとの間
には、マイクロ波で生じる電圧が２×VBまで許
容されている。
との間をしや断状態とした場合、第２図の特性曲
線Ｂ１１のFETを２個直列としているため、主
線路３と第２の副線路４ｂとの間すなわち第２の
ドレイン電極６ｂと第３のソース電極７ｃとの間
には、マイクロ波で生じる電圧が２×VBまで許
容されている。
したがつて、この発明による送受切換スイツチ
は従来の送受切換スイツチに比較し、FETを構
成している半導体基板１の材質が同一でも４倍の
マイクロ波送信系電力が印加出来る。
は従来の送受切換スイツチに比較し、FETを構
成している半導体基板１の材質が同一でも４倍の
マイクロ波送信系電力が印加出来る。
次に損失特性について述べる。この発明による
送受切換スイツチでは上記のように大幅に耐電力
特性を向上しているため、半導体基板１の材質も
第２図に示した特性曲線Ａ１０の未飽和電流IFを
増加させる方向に変えられる。この場合、第１の
FET５ａ、第２のFET５ｂ及び第３のFET５ｃ
を第３図の構成とすることの効果も増大する。そ
れは、FETのIFがある程度大きな値であり、折り
曲げ構成によるゲート電極８の幅もバイアス回路
９の影響を受けない程度の増加で必要なIFが実現
出来るからである。
送受切換スイツチでは上記のように大幅に耐電力
特性を向上しているため、半導体基板１の材質も
第２図に示した特性曲線Ａ１０の未飽和電流IFを
増加させる方向に変えられる。この場合、第１の
FET５ａ、第２のFET５ｂ及び第３のFET５ｃ
を第３図の構成とすることの効果も増大する。そ
れは、FETのIFがある程度大きな値であり、折り
曲げ構成によるゲート電極８の幅もバイアス回路
９の影響を受けない程度の増加で必要なIFが実現
出来るからである。
これにより、この発明による送受切換スイツチ
は従来の送受切換スイツチに比較して、耐電力特
性を同一と想定した場合、主線路３と第１の副線
路４ａとの間の損失が1/3倍に、主線路３と第２
の副線路４ｂとの間の損失が2/3倍に成つている。
は従来の送受切換スイツチに比較して、耐電力特
性を同一と想定した場合、主線路３と第１の副線
路４ａとの間の損失が1/3倍に、主線路３と第２
の副線路４ｂとの間の損失が2/3倍に成つている。
このため、アンテナ系と送信系との間のマイク
ロ波送信系電力による発熱も減少している。
ロ波送信系電力による発熱も減少している。
このように、この発明による送受切換スイツチ
では、耐圧の問題と成る受信系に接続される
FET部を２個直列のFETで構成しているため、
耐電力特性／損失特性を改善している。
では、耐圧の問題と成る受信系に接続される
FET部を２個直列のFETで構成しているため、
耐電力特性／損失特性を改善している。
なお、以上はFETの各電極が平行関係を保ち
構成されている送受切換スイツチについて説明し
たが、この発明はこれに限らずFETの各電極が
不平行で構成された送受切換スイツチに用いても
良い。
構成されている送受切換スイツチについて説明し
たが、この発明はこれに限らずFETの各電極が
不平行で構成された送受切換スイツチに用いても
良い。
以上のように、この発明による送受切換スイツ
チでは受信系に接続されるFET部を２個直列の
FETで構成しているため、耐電力特性／損失特
性の改善に効果がある。
チでは受信系に接続されるFET部を２個直列の
FETで構成しているため、耐電力特性／損失特
性の改善に効果がある。
第１図は従来の送受切換スイツチの構成を示す
斜視図、第２図は一般的なFETの説明に用いる
FETの静特性を示す図、第３図は従来の送受切
換スイツチのスイツチ部の構成を示す斜視図、第
４図はこの発明の一実施例による送受切換スイツ
チの構成を示す斜視図である。 図中、１は半導体基板、２は地導体、３は主線
路、４ａ，４ｂは第１、第２の副線路、５ａ，５
ｂ，５ｃは第１、第２及び第３のFET、６ａ，
６ｂ，６ｃは第１、第２及び第３のドレイン電
極、７ａ，７ｂ，７ｃは第１、第２及び第３のソ
ース電極、８ａ，８ｂ，８ｃは第１、第２及び第
３のゲート電極、９ａ，９ｂはバイアス回路であ
る。なお、図中同一あるいは相当部分には同一符
号を付して示してある。
斜視図、第２図は一般的なFETの説明に用いる
FETの静特性を示す図、第３図は従来の送受切
換スイツチのスイツチ部の構成を示す斜視図、第
４図はこの発明の一実施例による送受切換スイツ
チの構成を示す斜視図である。 図中、１は半導体基板、２は地導体、３は主線
路、４ａ，４ｂは第１、第２の副線路、５ａ，５
ｂ，５ｃは第１、第２及び第３のFET、６ａ，
６ｂ，６ｃは第１、第２及び第３のドレイン電
極、７ａ，７ｂ，７ｃは第１、第２及び第３のソ
ース電極、８ａ，８ｂ，８ｃは第１、第２及び第
３のゲート電極、９ａ，９ｂはバイアス回路であ
る。なお、図中同一あるいは相当部分には同一符
号を付して示してある。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に構成したマイクロストリツプ線
路から成る主線路の先端部両側に、同じくマイク
ロストリツプ線路から成る第１及び第２の副線路
の先端を対向させ配置し、かつ対向する主線路と
第１の副線路との間及び主線路と第２の副線路と
の間に上記半導体基板に構成したFETを接続し、
併せて主線路はアンテナ系の一部、第１の副線路
は送信系の一部、第２の副線路は受信系の一部を
それぞれ構成して成る送受切換スイツチにおい
て、主線路と第１の副線路との間に接続される
FETはドレイン電極とソース電極を接続端子と
するFET1個で構成し、主線路と第２の副線路と
の間に接続されるFETはドレイン電極とソース
電極を接続端子とするFETを２個直列接続して
構成し、各FETのゲート電極にはそれぞれバイ
アス電圧を印加する手段を具備した事を特徴とす
る送受切換スイツチ。 ２ 上記FETのドレイン電極とソース電極との
間をインターデイジタル構成とし、上記インター
デイジタル構成内に上記FETのゲート電極を折
り曲げ構成で形成した事を特徴とする特許請求の
範囲第１項記載の送受切換スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211985A JPS59101901A (ja) | 1982-12-02 | 1982-12-02 | 送受切換スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211985A JPS59101901A (ja) | 1982-12-02 | 1982-12-02 | 送受切換スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59101901A JPS59101901A (ja) | 1984-06-12 |
| JPS6320041B2 true JPS6320041B2 (ja) | 1988-04-26 |
Family
ID=16614975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57211985A Granted JPS59101901A (ja) | 1982-12-02 | 1982-12-02 | 送受切換スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59101901A (ja) |
-
1982
- 1982-12-02 JP JP57211985A patent/JPS59101901A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59101901A (ja) | 1984-06-12 |
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