JPS6320043B2 - - Google Patents
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- JPS6320043B2 JPS6320043B2 JP54137637A JP13763779A JPS6320043B2 JP S6320043 B2 JPS6320043 B2 JP S6320043B2 JP 54137637 A JP54137637 A JP 54137637A JP 13763779 A JP13763779 A JP 13763779A JP S6320043 B2 JPS6320043 B2 JP S6320043B2
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- Japan
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- circuit
- transistor
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- voltage
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は、電力増幅器、特に保護回路を含む
電力増幅器に関する。
電力増幅器に関する。
トランジスタ電力増幅回路中に用いられる出力
パワートランジスタは、そのコレクタ・エミツタ
間電圧VCE−コレクタ電流IC特性において、永久
的二次降伏を生じないASO（Area of Safety
Operation）動作領域内で増幅動作が行なわなけ
ればならない。トランジスタの動作がASO動作
領域外に逸脱すると、トランジスタは二次降伏を
生じ永久的に破壊される。
パワートランジスタは、そのコレクタ・エミツタ
間電圧VCE−コレクタ電流IC特性において、永久
的二次降伏を生じないASO（Area of Safety
Operation）動作領域内で増幅動作が行なわなけ
ればならない。トランジスタの動作がASO動作
領域外に逸脱すると、トランジスタは二次降伏を
生じ永久的に破壊される。
トランジスタをこのような破壊から保護するた
め、例えば、第１図に示すように、準コンプリメ
ンタリプツシユプル出力回路の正の半波出力を得
る出力トランジスタQ4のコレクタ・エミツタ間
電圧と、コレクタ電流とを入力とするASO検出
回路１１１を設け、このASO検出回路１１１の
出力によつて駆動段Ａ級電圧増幅回路の定電流負
荷トランジスタQ8及び、トランジスタQ0と、こ
のトランジスタQ0のベース・エミツタ間に設け
られた抵抗R0と、上記トランジスタQ0のベー
ス・コレクタ間に設けられた順方向ダイオード
D7，D8と、このダイオードD7，D8、上記トラン
ジスタQ0のコレクタ電圧をベース、エミツタを
通してレベルシフトするトランジスタQ23とで構
成されたアイドリング電流設定回路に定電流を供
給するための定電流トランジスタQ24とを強制的
にオフとして、出力段トランジスタQ4，Q6への
ベース電流を遮断することが考えられている。
め、例えば、第１図に示すように、準コンプリメ
ンタリプツシユプル出力回路の正の半波出力を得
る出力トランジスタQ4のコレクタ・エミツタ間
電圧と、コレクタ電流とを入力とするASO検出
回路１１１を設け、このASO検出回路１１１の
出力によつて駆動段Ａ級電圧増幅回路の定電流負
荷トランジスタQ8及び、トランジスタQ0と、こ
のトランジスタQ0のベース・エミツタ間に設け
られた抵抗R0と、上記トランジスタQ0のベー
ス・コレクタ間に設けられた順方向ダイオード
D7，D8と、このダイオードD7，D8、上記トラン
ジスタQ0のコレクタ電圧をベース、エミツタを
通してレベルシフトするトランジスタQ23とで構
成されたアイドリング電流設定回路に定電流を供
給するための定電流トランジスタQ24とを強制的
にオフとして、出力段トランジスタQ4，Q6への
ベース電流を遮断することが考えられている。
しかしながら例えば第２図のように、上記第１
図の電力増幅器のような電力増幅器A3，A4と反
転増幅器A1とでチヤンネルCH1を構成するBTL
増幅器を構成し、同様に電力増幅器A5，A6と反
転増幅器A2とでチヤンネルCH2を構成する他の
BTL増幅器を構成した場合において、破線のよ
うに出力端子OUT1ないしOUT4と負荷としての
スピーカSPRとSPLとの配線に誤りが有り、出力
端子に他のチヤンネルからの電圧が印加された場
合、ASO検出回路が動作した場合でも負の半波
出力を形成するトランジスタQ6が破壊すること
が有るということが明らかになつた。この原因を
検討した結果、上記出力端子から供給される電圧
によりアイドリング電流設定回路の抵抗R0と、
トランジスタQ0のベース、コレクタを通してト
ランジスタQ23にベース電流が供給され、その結
果出力トランジスタQ6が導通状態になつてしま
うことが明らかになつた。すなわち、この出力ト
ランジスタQ6は、他チヤンネルの出力振幅でゆ
すられることにより、負の半波出力を形成する下
側出力トランジスタQ6に過電流が流れ破壊する
ことが判明した。
図の電力増幅器のような電力増幅器A3，A4と反
転増幅器A1とでチヤンネルCH1を構成するBTL
増幅器を構成し、同様に電力増幅器A5，A6と反
転増幅器A2とでチヤンネルCH2を構成する他の
BTL増幅器を構成した場合において、破線のよ
うに出力端子OUT1ないしOUT4と負荷としての
スピーカSPRとSPLとの配線に誤りが有り、出力
端子に他のチヤンネルからの電圧が印加された場
合、ASO検出回路が動作した場合でも負の半波
出力を形成するトランジスタQ6が破壊すること
が有るということが明らかになつた。この原因を
検討した結果、上記出力端子から供給される電圧
によりアイドリング電流設定回路の抵抗R0と、
トランジスタQ0のベース、コレクタを通してト
ランジスタQ23にベース電流が供給され、その結
果出力トランジスタQ6が導通状態になつてしま
うことが明らかになつた。すなわち、この出力ト
ランジスタQ6は、他チヤンネルの出力振幅でゆ
すられることにより、負の半波出力を形成する下
側出力トランジスタQ6に過電流が流れ破壊する
ことが判明した。
この発明は、簡単な回路により、確実にASO
保護動作を行なうことができる電力増幅器を提供
するためになされた。
保護動作を行なうことができる電力増幅器を提供
するためになされた。
この発明に従うと、アイドリング電流設定回路
に逆流防止用のダイオードが付加される。
に逆流防止用のダイオードが付加される。
以下、実施例とともに、この発明を詳細に説明
する。
する。
第４図は、この発明を電力増幅器をモノリシツ
ク半導体集積回路に構成したBTL（Balanced
Transformer Less）回路に適用した場合の一実
施例を示す回路図である。
ク半導体集積回路に構成したBTL（Balanced
Transformer Less）回路に適用した場合の一実
施例を示す回路図である。
二点破線IC内の回路素子は全て、周知の半導
体集積回路の製造方法によつて一個のシリコン・
チツプ内に形成されている。
体集積回路の製造方法によつて一個のシリコン・
チツプ内に形成されている。
出力端子３″に印加される入力信号は集積回路
の出力端子３に伝達される。トランジスタQ11
〜Q13、抵抗R11〜R14により構成された差動型位
相分離回路１００は、上記伝達信号に応答して互
いに逆位相の二つの出力信号を二つの信号線l10
とl11に送出する。差動型位相分離回路１００内
の定電流トランジスタQ13を流れる定電流の値
は、トランジスタQ14と抵抗R15から構成された
バイアス回路１０１中に流れるバイアス電流の値
によつて決められる。
の出力端子３に伝達される。トランジスタQ11
〜Q13、抵抗R11〜R14により構成された差動型位
相分離回路１００は、上記伝達信号に応答して互
いに逆位相の二つの出力信号を二つの信号線l10
とl11に送出する。差動型位相分離回路１００内
の定電流トランジスタQ13を流れる定電流の値
は、トランジスタQ14と抵抗R15から構成された
バイアス回路１０１中に流れるバイアス電流の値
によつて決められる。
定電圧ツエナーダイオードZD、抵抗R16、トラ
ンジスタQ15は定電圧レギユレータ１０２を構成
し、電源端子１に供給される電源電圧VCCの値に
無関係に略々一定の動作電圧を発生する。
ンジスタQ15は定電圧レギユレータ１０２を構成
し、電源端子１に供給される電源電圧VCCの値に
無関係に略々一定の動作電圧を発生する。
この動作電圧は抵抗R17を介して、差動型位相
分離回路１００とバイアス回路１０１に供給され
る。
分離回路１００とバイアス回路１０１に供給され
る。
参照番号１０３，１０３′は、スピーカSPをい
かなる出力結合コンデンサをも介さずに直接駆動
するBTL回路の一対の電力増幅回路を示してい
る。一対の電力増幅回路１０３，１０３′の回路
構成は全く同一であるので、一方の電力増幅回路
１０３の回路図のみ詳細に示され、他方１０３′
の詳細回路図は省略されている。
かなる出力結合コンデンサをも介さずに直接駆動
するBTL回路の一対の電力増幅回路を示してい
る。一対の電力増幅回路１０３，１０３′の回路
構成は全く同一であるので、一方の電力増幅回路
１０３の回路図のみ詳細に示され、他方１０３′
の詳細回路図は省略されている。
一対の電力増幅回路１０３，１０３′の一対の
出力２，２′の間にはスピーカSPが直接接結され
ている。
出力２，２′の間にはスピーカSPが直接接結され
ている。
発振防止のため、コンデンサC101と抵抗R101の
直列回路がスピーカSPに並列に接続され、さら
にコンデンサC102と抵抗R102の直列回路およびコ
ンデンサC102′と抵抗R102′の直列回路とがそれぞ
れ、出力端子２と接地端子４との間および出力端
子２′と接地端子４との間に接続されている。
直列回路がスピーカSPに並列に接続され、さら
にコンデンサC102と抵抗R102の直列回路およびコ
ンデンサC102′と抵抗R102′の直列回路とがそれぞ
れ、出力端子２と接地端子４との間および出力端
子２′と接地端子４との間に接続されている。
ブートストラツプコンデンサC103，C103′が、そ
れぞれ出力端子２，２′とブートストラツプ端子
５，５′との間に接続されている。
れぞれ出力端子２，２′とブートストラツプ端子
５，５′との間に接続されている。
二つの信号線l10，l11に送出された二つの信号
はそれぞれ一対の電力増幅回路１０３，１０３′
の初段増幅回路１０４，１０４′中のトランジス
タQ16，Q16′のベースに印加される。
はそれぞれ一対の電力増幅回路１０３，１０３′
の初段増幅回路１０４，１０４′中のトランジス
タQ16，Q16′のベースに印加される。
この初段増幅回路１０４は、特に制限されない
が図示したようにトランジスタQ16，Q17と、抵
抗R38とから構成された変形型差動増幅回路と、
トランジスタQ18，Q19とから構成されたカレン
トミラー回路と、抵抗R18から構成された負荷を
含んでいる。この初段増幅回路１０４には抵抗
R19を介して定電圧レギユレータ１０２から略々
一定の動作電圧が供給される。抵抗R19の一端が
端子７を介して電源リツプル用フイルタコンデン
サC104に接続されることによつて、差動型位相分
離回路１０１は極めて安定に動作する。
が図示したようにトランジスタQ16，Q17と、抵
抗R38とから構成された変形型差動増幅回路と、
トランジスタQ18，Q19とから構成されたカレン
トミラー回路と、抵抗R18から構成された負荷を
含んでいる。この初段増幅回路１０４には抵抗
R19を介して定電圧レギユレータ１０２から略々
一定の動作電圧が供給される。抵抗R19の一端が
端子７を介して電源リツプル用フイルタコンデン
サC104に接続されることによつて、差動型位相分
離回路１０１は極めて安定に動作する。
この初段増幅回路１０４のトランジスタQ17の
ベースには、抵抗R20〜R22、定電流トランジス
タQ20、端子８に接続されたコンデンサC105から
構成された負帰還回路１０５を介して電力増幅回
路１０３の出力端子２の出力OUTが伝達される
ことによつて、電力増幅回路１０３の交流電圧利
得が定められるとともに電力増幅回路１０３の出
力端子２の出力直流電圧レベルは下記のように
略々VCC／２の値に定められる。
ベースには、抵抗R20〜R22、定電流トランジス
タQ20、端子８に接続されたコンデンサC105から
構成された負帰還回路１０５を介して電力増幅回
路１０３の出力端子２の出力OUTが伝達される
ことによつて、電力増幅回路１０３の交流電圧利
得が定められるとともに電力増幅回路１０３の出
力端子２の出力直流電圧レベルは下記のように
略々VCC／２の値に定められる。
すなわち、定電流トランジスタQ20のベース
は、トランジスタQ21と抵抗R23，R24から構成さ
れたバイアス回路１０６によつてバイアスされ
る。このバイアス回路１０６は電源端子１に接続
されているため、定電流トランジスタQ20に流れ
る定電流は電源電圧VCCの値に依存する。従つ
て、電源電圧VCCが変動しても、出力端子２の出
力直流レベルはこの変化に対応したVCC／２の値に 追従することが出来る。
は、トランジスタQ21と抵抗R23，R24から構成さ
れたバイアス回路１０６によつてバイアスされ
る。このバイアス回路１０６は電源端子１に接続
されているため、定電流トランジスタQ20に流れ
る定電流は電源電圧VCCの値に依存する。従つ
て、電源電圧VCCが変動しても、出力端子２の出
力直流レベルはこの変化に対応したVCC／２の値に 追従することが出来る。
一方、抵抗R18に生じる初段増幅回路１０４の
出力信号は、ダーリントン接続されたトランジス
タQ11，Q12、抵抗R5、位相補償コンデンサC106、
ダイオード接続されたトランジスタQ22、定電流
負荷トランジスタQ8から構成された駆動増幅回
路１０７によつて増幅される。この駆動増幅回路
１０７の出力は、プツシユプル出力増幅回路１０
８中のダーリントン形態に接続されたトランジス
タQ3，Q4に供給されるとともに、コンプリメン
タリ形態に接続されたトランジスタQ5，Q6にも
供給される。
出力信号は、ダーリントン接続されたトランジス
タQ11，Q12、抵抗R5、位相補償コンデンサC106、
ダイオード接続されたトランジスタQ22、定電流
負荷トランジスタQ8から構成された駆動増幅回
路１０７によつて増幅される。この駆動増幅回路
１０７の出力は、プツシユプル出力増幅回路１０
８中のダーリントン形態に接続されたトランジス
タQ3，Q4に供給されるとともに、コンプリメン
タリ形態に接続されたトランジスタQ5，Q6にも
供給される。
トランジスタQ5のエミツタは、トランジスタ
Q0、抵抗R0及びダイオードD6〜D8とトランジス
タQ23，Q24とから構成されたアイドリング電流
設定回路１０９に接続されることにより、プツシ
ユプル出力増幅回路１０８のクロスオーバー歪を
低減することが出来る すなわち、このアイドリング電流調整回路１０
９は、トランジスタQ0と、このトランジスタQ0
のベース・エミツタ間に設けた抵抗R0と、コレ
クタに設けられた逆流防止用ダイオードD8と、
上記トランジスタQ0のベースと逆流防止用ダイ
オードD8を介したコレクタ回路接続点に設けら
れたダイオード接続のnpnトランジスタD6及びダ
イオード接続のpnpトランジスタD7と、この回路
接続点の電圧をレベルシフトし、上記出力段トラ
ンジスタQ5へエミツタ電流を供給するトランジ
スタQ23と、定電流トランジスタQ24とにより構
成されている。
Q0、抵抗R0及びダイオードD6〜D8とトランジス
タQ23，Q24とから構成されたアイドリング電流
設定回路１０９に接続されることにより、プツシ
ユプル出力増幅回路１０８のクロスオーバー歪を
低減することが出来る すなわち、このアイドリング電流調整回路１０
９は、トランジスタQ0と、このトランジスタQ0
のベース・エミツタ間に設けた抵抗R0と、コレ
クタに設けられた逆流防止用ダイオードD8と、
上記トランジスタQ0のベースと逆流防止用ダイ
オードD8を介したコレクタ回路接続点に設けら
れたダイオード接続のnpnトランジスタD6及びダ
イオード接続のpnpトランジスタD7と、この回路
接続点の電圧をレベルシフトし、上記出力段トラ
ンジスタQ5へエミツタ電流を供給するトランジ
スタQ23と、定電流トランジスタQ24とにより構
成されている。
上記アイドリング電流設定回路１０９におい
て、ダイオードD7は、トランジスタQ5と同様な
構造とされ、ダイオードD6、及びトランジスタ
Q0，Q23，Q22は、トランジスタQ3，Q4と同様な
構造とされる。
て、ダイオードD7は、トランジスタQ5と同様な
構造とされ、ダイオードD6、及びトランジスタ
Q0，Q23，Q22は、トランジスタQ3，Q4と同様な
構造とされる。
その結果、ICとして上記アイドリング電流設
定回路１０９は、トランジスタQ3ないしQ6のそ
れぞれの製造条件にもとづくベース・エミツタ間
電圧のばらつきに応じたバイアス電圧を出力する
ようになり、従つて製造条件のばらつきにかかわ
らずに上記トランジスタQ3ないしQ6にほゞ一定
のアイドリング電流を流させる。
定回路１０９は、トランジスタQ3ないしQ6のそ
れぞれの製造条件にもとづくベース・エミツタ間
電圧のばらつきに応じたバイアス電圧を出力する
ようになり、従つて製造条件のばらつきにかかわ
らずに上記トランジスタQ3ないしQ6にほゞ一定
のアイドリング電流を流させる。
アイドリング電流設定回路１０９は、図示のよ
うに逆流防止ダイオードD8を含んでいる。
うに逆流防止ダイオードD8を含んでいる。
従つて、定電流トランジスタQ8及びQ24がオフ
状態にされているとき出力端子OUTに他の回路
から電圧が加わつても上記ダイオードD8により
トランジスタQ23，Q5は順方向バイアスされな
い。
状態にされているとき出力端子OUTに他の回路
から電圧が加わつても上記ダイオードD8により
トランジスタQ23，Q5は順方向バイアスされな
い。
駆動増幅回路１０７の定電流負荷トランジスタ
Q8のベースおよびアイドリング電流調整回路１
０９のトランジスタQ24のベースはバイアス回路
１１０のトランジスタQ9のベースに接続されて
いる。バイアス回路１１０はさらに、トランジス
タQ10，Q25、抵抗R6，R25，R26により構成され、
定電圧レギユレータ１０２より略々一定の動作電
圧で動作する。従つて、駆動増幅回路１０７に流
れる直流バイアス電流とプツシユプル出力増幅回
路１０８に流れる直流バイアス電流は電源電圧
VCCの変化にもかかわらず略々一定に維持され
る。
Q8のベースおよびアイドリング電流調整回路１
０９のトランジスタQ24のベースはバイアス回路
１１０のトランジスタQ9のベースに接続されて
いる。バイアス回路１１０はさらに、トランジス
タQ10，Q25、抵抗R6，R25，R26により構成され、
定電圧レギユレータ１０２より略々一定の動作電
圧で動作する。従つて、駆動増幅回路１０７に流
れる直流バイアス電流とプツシユプル出力増幅回
路１０８に流れる直流バイアス電流は電源電圧
VCCの変化にもかかわらず略々一定に維持され
る。
抵抗R1〜R4とトランジスタQ1，Q2，Q7，Q26，
Q27，Q29はASO検出回路１１１を構成する。こ
の検出回路１１１は、トランジスタQ1，Q2がpnp
トランジスタであり、ダイオード接続されたトラ
ンジスタQ26，Q27が抵抗R1に直列接続され、ア
ルミ配線層等価抵抗の電流検出抵抗R3が出力ト
ランジスタQ4のコレクタに接続され、さらに定
電流I0を流す定電流回路CS1が定電流吸込回路の
形態に構成されている。
Q27，Q29はASO検出回路１１１を構成する。こ
の検出回路１１１は、トランジスタQ1，Q2がpnp
トランジスタであり、ダイオード接続されたトラ
ンジスタQ26，Q27が抵抗R1に直列接続され、ア
ルミ配線層等価抵抗の電流検出抵抗R3が出力ト
ランジスタQ4のコレクタに接続され、さらに定
電流I0を流す定電流回路CS1が定電流吸込回路の
形態に構成されている。
検出回路１１１の出力によつて駆動される制御
トランジスタQ2のコレクタは、バイアス回路１
１２のトランジスタQ29のコレクタに接続されて
いる。さらに、制御トランジスタQ2のコレクタ
は他のトランジスタQ28のベースに接続されてい
る。
トランジスタQ2のコレクタは、バイアス回路１
１２のトランジスタQ29のコレクタに接続されて
いる。さらに、制御トランジスタQ2のコレクタ
は他のトランジスタQ28のベースに接続されてい
る。
上記バイアス回路１１２は、トランジスタQ30
とQ31、抵抗R29によつて構成され、電源電圧VCC
の動作電圧によつて動作する。
とQ31、抵抗R29によつて構成され、電源電圧VCC
の動作電圧によつて動作する。
電力増幅回路１０３中のトランジスタQ28のコ
レクタと電力増幅回路１０３′中のトランジスタ
Q28′のコレクタは端子９を介して、一個のコンデ
ンサC107に接続されている。定常ではトランジス
タQ28，Q58′はオフ状態とされているので、この
コンデンサC107は、抵抗R30によつて定電圧レギ
ュレータ１０２からの動作電圧まで充電されてい
る。
レクタと電力増幅回路１０３′中のトランジスタ
Q28′のコレクタは端子９を介して、一個のコンデ
ンサC107に接続されている。定常ではトランジス
タQ28，Q58′はオフ状態とされているので、この
コンデンサC107は、抵抗R30によつて定電圧レギ
ュレータ１０２からの動作電圧まで充電されてい
る。
一方、端子９は抵抗R31を介してシユミツトト
リガー回路１１３の入力に印加されている。シユ
ミツトトリガー回路１１３はトランジスタQ32，
Q33と抵抗R32〜R35によつて図示される如く構成
され、抵抗R34と抵抗R35との接続点に出力を発
生する。この出力は、上記コンデンサC107が充電
されている場合、ローレベルとなるように抵抗
R32の抵抗値は例えば10kΩと抵抗R33の抵抗値
（例えば2kΩ）より大きく設定されている。
リガー回路１１３の入力に印加されている。シユ
ミツトトリガー回路１１３はトランジスタQ32，
Q33と抵抗R32〜R35によつて図示される如く構成
され、抵抗R34と抵抗R35との接続点に出力を発
生する。この出力は、上記コンデンサC107が充電
されている場合、ローレベルとなるように抵抗
R32の抵抗値は例えば10kΩと抵抗R33の抵抗値
（例えば2kΩ）より大きく設定されている。
一方、検出回路１１１は保護回路動作開始直線
l4が第３図に示すように出力トランジスタQ4の負
荷直線l1とASO動作領域線l3との間に定められる
ように設計されている。
l4が第３図に示すように出力トランジスタQ4の負
荷直線l1とASO動作領域線l3との間に定められる
ように設計されている。
すなわち、定電流回路CS1のトランジスタQ7に
流れる定電流I0は下式によつて定められている。
流れる定電流I0は下式によつて定められている。
I0＝VCC−（VBEQ30＋VBEQ31）／R29 …(1)
ここでVCCは電源電圧VCCの電源電圧値、VBEQ30
とVBEQ31はトランジスタQ30とQ31のベース・エミ
ツタ間順方向電圧、R29の抵抗値である。
とVBEQ31はトランジスタQ30とQ31のベース・エミ
ツタ間順方向電圧、R29の抵抗値である。
R1≫R2≫R3の条件が抵抗R1〜R3中に設定され
ている場合、トランジスタQ2のベースとエミツ
タ間に現われる電圧VBEQ2は、次式で与えられる。
ている場合、トランジスタQ2のベースとエミツ
タ間に現われる電圧VBEQ2は、次式で与えられる。
VBEQ2≒IC4・R3＋R2／R1（VCEQ4−VBEQ26−VBEQ27）＋I
0（R2−R4）＋VBEQ1…(2) ここで、VBEQ26とVBEQ27はトランジスタQ26と
Q27のベース・エミツタ間順方向電圧である。
0（R2−R4）＋VBEQ1…(2) ここで、VBEQ26とVBEQ27はトランジスタQ26と
Q27のベース・エミツタ間順方向電圧である。
上記第(1)式と第(2)式より
VBEQ2≒IC4・R3＋R2／R1（VCEQ4−VBEQ26−VBEQ27）
＋（R2−R4）／R29｛VCC−（VBEQ30＋VBEQ31）｝＋VB
EQ1…(3) さらに抵抗R1〜R3はR1≫R2≫R3の関係を満足
するとともに、抵抗R2とR4はR4≒2R2を満足し、
抵抗R1，R4，R29は ｜R2／R1｜≒｜（R2−R4）／R29｜で満足するよう、例
え ば下記の値に設定されている。
EQ1…(3) さらに抵抗R1〜R3はR1≫R2≫R3の関係を満足
するとともに、抵抗R2とR4はR4≒2R2を満足し、
抵抗R1，R4，R29は ｜R2／R1｜≒｜（R2−R4）／R29｜で満足するよう、例
え ば下記の値に設定されている。
R1＝10KΩ（半導体抵抗）
R2＝100Ω（ 〃 ）
R3＝15mΩ（アルミ配線層の等価抵抗）
R4＝200Ω（半導体抵抗）
R29＝10KΩ（ 〃 ）
従つて、トランジスタQ26，Q27のベース・エ
ミツタ接合特性とトランジスタQ30，Q31のベー
ス・エミツタ接合特性が互いに等しければ、第３
式より得られる電流制限式は下式のようになる。
ミツタ接合特性とトランジスタQ30，Q31のベー
ス・エミツタ接合特性が互いに等しければ、第３
式より得られる電流制限式は下式のようになる。
IC4＞R2／R1・R3（VCC−VCEQ4） …(4)
従つて、この電流制限式(4)から明らかなよう
に、バイアス回路１１２中のトランジスタQ30，
Q31のベース・エミツタ接合特性のバラツキおよ
び温度依存性は検出回路１１１中のトランジスタ
Q26，Q27のそれによつて相殺され、トランジス
タのベース・エミツタ接合特性に無関係な保護回
路動作開始直線を得ることが出来る。
に、バイアス回路１１２中のトランジスタQ30，
Q31のベース・エミツタ接合特性のバラツキおよ
び温度依存性は検出回路１１１中のトランジスタ
Q26，Q27のそれによつて相殺され、トランジス
タのベース・エミツタ接合特性に無関係な保護回
路動作開始直線を得ることが出来る。
この第(4)式に従つて、電力増幅回路１０３の出
力トランジスタが、第２図に示した場合と全く同
じように二つの動作点P1とP2とを結ぶ保護動作
開始直線l4を越えようとすると、トランジスタ
Q28がオン状態となり、端子９のコンデンサC107
の電荷はトランジスタQ28によつて放電される。
従つて抵抗R34と抵抗R35との接続点におけるシ
ユミツトトリガー回路１１３の出力はハイレベル
となり、トランジスタQ34はオン状態となる。
力トランジスタが、第２図に示した場合と全く同
じように二つの動作点P1とP2とを結ぶ保護動作
開始直線l4を越えようとすると、トランジスタ
Q28がオン状態となり、端子９のコンデンサC107
の電荷はトランジスタQ28によつて放電される。
従つて抵抗R34と抵抗R35との接続点におけるシ
ユミツトトリガー回路１１３の出力はハイレベル
となり、トランジスタQ34はオン状態となる。
このトランジスタQ34のオンによつてバイアス
回路１１０中のトランジスタQ25，Q10，Q9はオ
フ状態となる。従つて駆動増幅回路１０７の定電
流負荷CS2を構成するトランジスタQ8はオフとな
るので、プツシユプル出力増幅回路１０８のトラ
ンジスタQ3，Q4はオフ状態となる。
回路１１０中のトランジスタQ25，Q10，Q9はオ
フ状態となる。従つて駆動増幅回路１０７の定電
流負荷CS2を構成するトランジスタQ8はオフとな
るので、プツシユプル出力増幅回路１０８のトラ
ンジスタQ3，Q4はオフ状態となる。
一方、バイアス回路１１０中のトランジスタ
Q9のオフによつて、アイドリング電流調整回路
トランジスタQ24もオフとなり、プツシユプル出
力増幅回路１０８のトランジスタQ3，Q6はオフ
状態となる。
Q9のオフによつて、アイドリング電流調整回路
トランジスタQ24もオフとなり、プツシユプル出
力増幅回路１０８のトランジスタQ3，Q6はオフ
状態となる。
かくして、プツシユプル出力増幅回路１０８の
出力トランジスタQ4，Q6のそれぞれのベース電
流は遮断され、その破壊から防止されることが出
来る。
出力トランジスタQ4，Q6のそれぞれのベース電
流は遮断され、その破壊から防止されることが出
来る。
そして、前述のように、この増幅器を用いてス
テレオ等の多チヤンネル増幅器を構成した場合に
おいて、他チヤンネルとの出力端子の誤接続があ
つても、逆流防止ダイオードD8の挿入により、
負の半波出力を形成する出力段トランジスタQ5，
Q6が導通することなく、極めて簡単な回路によ
りトランジスタQ6の破壊を防止することができ
る。
テレオ等の多チヤンネル増幅器を構成した場合に
おいて、他チヤンネルとの出力端子の誤接続があ
つても、逆流防止ダイオードD8の挿入により、
負の半波出力を形成する出力段トランジスタQ5，
Q6が導通することなく、極めて簡単な回路によ
りトランジスタQ6の破壊を防止することができ
る。
この発明は、前記実施例に限定されず、ASO
検出回路の具体的回路は何んであつてもよく、駆
動段Ａ級増幅回路の定電流負荷トランジスタ及び
トランジスタと、このトランジスタのエミツタ・
ベース間に設けられた抵抗と、上記トランジスタ
のベース・コレクタ間に設けられた順方向ダイオ
ード（又はダイオード接続したトランジスタ）回
路と、このダイオード及び上記トランジスタに定
電流を供給する定電流トランジスタと、上記トラ
ンジスタのコレクタ電圧をベース・エミツタを通
してレベルシフトするレベルシフトトランジスタ
とで出力電圧をコンプリメンタリ形態に接続され
た出力段トランジスタのベースに印加するアイド
リング電流調整回路を含む出力段Ｂ級準コンプリ
メンタリプツシユプル回路の上記定電流トランジ
スタをASO検出出力信号により強制的にオフす
るものとした電力増幅器の保護回路として広く利
用できるものである。
検出回路の具体的回路は何んであつてもよく、駆
動段Ａ級増幅回路の定電流負荷トランジスタ及び
トランジスタと、このトランジスタのエミツタ・
ベース間に設けられた抵抗と、上記トランジスタ
のベース・コレクタ間に設けられた順方向ダイオ
ード（又はダイオード接続したトランジスタ）回
路と、このダイオード及び上記トランジスタに定
電流を供給する定電流トランジスタと、上記トラ
ンジスタのコレクタ電圧をベース・エミツタを通
してレベルシフトするレベルシフトトランジスタ
とで出力電圧をコンプリメンタリ形態に接続され
た出力段トランジスタのベースに印加するアイド
リング電流調整回路を含む出力段Ｂ級準コンプリ
メンタリプツシユプル回路の上記定電流トランジ
スタをASO検出出力信号により強制的にオフす
るものとした電力増幅器の保護回路として広く利
用できるものである。
第１図は、従来技術に基づいて考えられる電力
増幅器の保護回路、第２図は音響増幅器の結線
図、第３図は、この発明を説明するための特性
図、第４図は、この発明の一実施例を示す回路図
である。 １００……差動型位相分離回路、１０１……バ
イアス回路、１０２……定電圧レギユレータ、１
０３……電力増幅回路、１０４……初段増幅回
路、１０５……負帰還回路、１０６……バイアス
回路、１０７……駆動増幅回路、１０８……プツ
シユプル出力回路、１０９……アイドリング電流
設定回路、１１０……バイアス回路、１１１……
検出回路、１１２……バイアス回路、１１３……
シユミツトトリガ回路。
増幅器の保護回路、第２図は音響増幅器の結線
図、第３図は、この発明を説明するための特性
図、第４図は、この発明の一実施例を示す回路図
である。 １００……差動型位相分離回路、１０１……バ
イアス回路、１０２……定電圧レギユレータ、１
０３……電力増幅回路、１０４……初段増幅回
路、１０５……負帰還回路、１０６……バイアス
回路、１０７……駆動増幅回路、１０８……プツ
シユプル出力回路、１０９……アイドリング電流
設定回路、１１０……バイアス回路、１１１……
検出回路、１１２……バイアス回路、１１３……
シユミツトトリガ回路。
Claims (1)
- １ 電源電圧端子と、入力端子と、該入力端子に
接続された反転増幅器と、該入力端子に接続さ
れ、負荷を定電流トランジスタQ8で構成した第
１の駆動段電圧増幅回路と、該反転増幅器の出力
に接続され、該第１の駆動段電圧増幅回路と同一
の回路構成より成る第２の駆動段電圧増幅回路
と、該第１の駆動段電圧増幅回路の増幅出力を入
力とし、準コンプリメンタリプツシユプル回路を
構成するための出力段トランジスタQ3，Q4，Q5，
Q6を含む第１の出力段電圧増幅回路と、該第２
駆動段電圧増幅回路の増幅出力を入力とし、該第
１の出力段電圧増幅回路と同一の回路構成より成
る第２の出力段電圧増幅回路と、該第１の出力段
電圧増幅回路の出力中点電圧をエミツタに印加し
ベース・エミツタ間に抵抗R0を設けコレクタ・
ベース間に順方向ダイオードD6，D7を設けたト
ランジスタQ10と、前記トランジスタQ10のコレ
クタに設けた定電流トランジスタQ24と、前記ト
ランジスタQ10のコレクタ電圧をベースに印加し
コレクタを該電源電圧端子に接続しエミツタから
レベルシフトした電圧を得るレベルシフトトラン
ジスタQ23とで、該第１の出力段電力増幅回路中
の出力段トランジスタのアイドリング電流を設定
するための第１のアイドリング電流設定回路と、
該第２の出力段電力増幅回路の出力中点電圧を受
け、該第２の出力段電力増幅回路の出力段トラン
ジスタのアイドリング電流を設定するために該第
１のアイドリング電流設定回路と同一の回路構成
より成る第２のアイドリング電流設定回路と、該
第１の出力段電力増幅回路中の該出力段トランジ
スタのASOを検出する第１のASO検出回路Q1，
Q2と、該第２の出力段電力増幅回路中の該出力
段トランジスタのASOを検出するための第２の
ASO検出回路と、該第１のASO検出回路あるい
は該第２のASO検出回路の出力に応答して該第
１及び第２のアイドリング電流供給回路中の該定
電流トランジスタ及び該第１及び第２の駆動段電
圧増幅回路中の該定電流トランジスタを強制的に
オフとする手段と、該第１の出力段電力増幅回路
の出力に接続された第１の出力端子２と、該第２
の出力段電力増幅回路の出力に接続された第２の
出力端子２′とを含み、該第１の出力端子と該第
２の出力端子との間に負荷を接続するようにした
第１のBTL増幅回路及び該第１のBTL増幅回路
と回路構成を同じくする第２のBTL増幅回路と
で構成された電力増幅回路において、上記アイド
リング電流供給回路すべてについて、前記トラン
ジスタQ10のコレクタと前記レベルシフトトラン
ジスタQ23のベース間に逆流防止用ダイオードを
夫々挿入し、誤つて第１のBTL増幅回路と該第
２のBTL増幅回路との間に負荷を接続した際に、
該第１のBTL増幅回路中の第１のアイドリング
電流供給回路、該第１のBTL増幅回路中の第２
のアイドリング電流供給回路、該第２のBTL増
幅回路の第１のアイドリング電流供給回路、該第
2BTL増幅回路中の第２のアイドリング電流供給
回路のいずれかにおいて、前記抵抗R0、トラン
ジスタQ10のベース・コレクタ、レベルシフトト
ランジスタQ23のベース・エミツタを介して流れ
る逆電流を阻止するようにしたことを特徴とする
電力増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13763779A JPS5662409A (en) | 1979-10-26 | 1979-10-26 | Power amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13763779A JPS5662409A (en) | 1979-10-26 | 1979-10-26 | Power amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5662409A JPS5662409A (en) | 1981-05-28 |
| JPS6320043B2 true JPS6320043B2 (ja) | 1988-04-26 |
Family
ID=15203288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13763779A Granted JPS5662409A (en) | 1979-10-26 | 1979-10-26 | Power amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5662409A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010159793A (ja) * | 2009-01-07 | 2010-07-22 | Tatsuya Urayama | 止具 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BR7603990A (pt) * | 1975-07-16 | 1977-03-22 | Gen Electric | Processo para a producao de juntas metalurgicas |
| JPS613133Y2 (ja) * | 1976-04-28 | 1986-01-31 |
-
1979
- 1979-10-26 JP JP13763779A patent/JPS5662409A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5662409A (en) | 1981-05-28 |
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