JPS6325527B2 - - Google Patents

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JPS6325527B2
JPS6325527B2 JP55019006A JP1900680A JPS6325527B2 JP S6325527 B2 JPS6325527 B2 JP S6325527B2 JP 55019006 A JP55019006 A JP 55019006A JP 1900680 A JP1900680 A JP 1900680A JP S6325527 B2 JPS6325527 B2 JP S6325527B2
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Japan
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output
circuit
circuits
transistor
signal
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JP55019006A
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JPS56116313A (en
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Kunio Seki
Ritsuji Takeshita
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Hitachi Ltd
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Hitachi Ltd
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Priority to GB8102399A priority patent/GB2070374B/en
Priority to IT19784/81A priority patent/IT1135489B/it
Priority to DE19813106355 priority patent/DE3106355A1/de
Priority to US06/236,502 priority patent/US4414514A/en
Publication of JPS56116313A publication Critical patent/JPS56116313A/ja
Priority to SG627/84A priority patent/SG62784G/en
Priority to HK380/85A priority patent/HK38085A/xx
Priority to MY838/85A priority patent/MY8500838A/xx
Publication of JPS6325527B2 publication Critical patent/JPS6325527B2/ja
Granted legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/52—Circuit arrangements for protecting such amplifiers
    • H03F1/526—Circuit arrangements for protecting such amplifiers protecting by using redundant amplifiers

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】 この発明は、Ｂ級プツシユプル出力回路を含む
BTL（Bridged Transformer Less）増幅回路で
構成されたステレオ増幅回路に関し、主として、
１チツプ又は２チツプのモノリシツクIC（半導体
集積回路）で構成されたステレオ増幅回路の如き
二信号増幅器を対象とする。
Ｂ級プツシユプル出力回路を含む増幅回路にお
ける出力トランジスタの保護回路として、ASO
（安全動作領域）リミツタが公知である。
本願発明者の検討によればこの保護回路は、出
力トランジスタの動作状態を検出して、出力トラ
ンジスタの入出力間に設けたリミツタトランジス
タをオンさせることにより、出力トランジスタの
動作を制限するものである。このリミツタトラン
ジスタは、出力トランジスタの入出力間における
不所望な高周波正帰還ループを構成するため、発
振するという欠点がある。
また、同様に本願発明者の検討によればBTL
増幅回路としたステレオ増幅回路にあつては、
OCL（Output Condenser Less）構成となるた
め、スピーカーコードの誤配線又は絶縁不良等に
より、両出力端子間に短絡事故があつた場合の出
力トランジスタ破壊防止のため、BTL増幅回路
を構成するすべての出力トランジスタ（４個×
２）について上記ASOリミツタを配置するなら
ば、保護回路の構成が複雑化するという問題があ
ることが明らかにされた。
一方、−電源Ｂ級プツシユプル出力回路を構成
する電源側の出力トランジスタ（電源VCCと出力
OUTとの間に接続された出力トランジスタ）に
ついてASOリミツタを配置することによつて負
荷短絡又は地落に対して、この出力トランジスタ
のオフにより、接地電位側の出力トランジスタに
電圧、電流が供給されないため、間接的に保護を
行うことができるが、本発明者の検討によれば他
チヤンネルとの短絡事故に対しては、出力端子を
通して他チヤンネルの出力電圧、電流が供給され
るものとなり他チヤンネルの出力トランジスタの
破壊の危険性があることが明らかにされた。
この発明の目的とするところは、簡単な回路に
より確実な保護を行うところのステレオ増幅器の
如き二信号増幅器を提供することにある。本発明
の好適な実施例によれば、モノリシツクIC化に
際しての外付端子の削減を図つたステレオ増幅回
路を提供することができる。
この発明の実施例によれば、−電源Ｂ級プツシ
ユプル出力回路を含むBTL増幅回路で構成され
た二信号増幅器において、上記Ｂ級プツシユプル
出力回路を構成する一方の出力トランジスタの動
作状態をそれぞれ検出する回路を設けて、いずれ
かの動作検出出力（Ｂ級プツシユプル出力回路の
出力トランジスタが所定の動作領域から逸脱した
ことを示す検出出力）に基づいて、二信号増幅器
を構成するすべての電源側の出力トランジスタの
バイアス電流が遮断される如く動作検出出力によ
つて制御される。
以下、この発明を実施例とともに詳細に説明す
る。
第１図は、本発明の一実施例による二信号増幅
器の回路ブロツク図である。
ステレオ左信号およびステレオ右信号であると
ころの第１入力信号INLおよび第２入力信号INR
は、第1BTL増幅回路AMPLの入力端子P1および
第2BTL増幅回路AMPRの入力端子P1にそれぞれ
印加される。
第1BTL増幅回路AMPLの回路構成と、第
2BTL増幅回路AMPRの回路構成とは互いに等し
く構成されている。第1BTL増幅回路AMPLは第
１入力信号INLに応答してこの第１入力信号とそ
れぞれ同相および逆相である非反転出力信号
（＋）および反転出力信号（−）を送出する位相
分割回路３を有している。この非反転出力信号
（＋）は第1BTL増幅回路AMPLの第１プツシユ
プル出力回路１によつて増幅され出力端子P7に
伝達される一方、上記反転出力信号（−）は第
1BTL増幅回路AMPLの第２プツシユプル出力回
路１′によつて増幅され出力端子P7′に伝達され
る。第2BTL増幅回路AMPRも同様に第２入力信
号INRに応答してこの第２入力信号とそれぞれ同
様および逆相である非反転出力信号（＋）および
反転出力信号（−）を送出する位相分割回路３を
有している。この非反転出力信号（＋）は第
2BTL増幅回路AMPRの第１プツシユプル出力回
路１によつて増幅され出力端子P7に伝達される
一方、上記第2BTL増幅回路AMPRの第２プツシ
ユプル出力回路１′によつて増幅され出力端子
P7′に伝達される。
第1BTL増幅回路AMPLおよび第2BTL増幅回
路AMPRの第１プツシユプル出力回路１は第２図
に示すように、電源VCCと出力端子P7との間に接
続された出力トランジスタQ10および出力端子P7
と接地点GNDとの間に接続された他の出力トラ
ンジスタQ12を具備している。第1BTL増幅回路
AMPLおよび第2BTL増幅回路AMPRの第２プツ
シユプル出力回路１′は同様に第２図に示すよう
に、電源VCCと出力端子P7′との間に接続された出
力トランジスタQ10′および出力端子P7′と接地点
GNDとの間に接続された他の出力トランジスタ
Q12′を具備している。
さらに第1BTL増幅回路AMPLおよび第2BTL
増幅回路AMPR中の第１プツシユプル出力回路１
の各出力トランジスタQ10にはこれらのトランジ
スタの動作状態を検出するための第１検出回路７
が接続されている。同様に、第1BTL増幅回路
AMPLおよび第2BTL増幅回路AMPR中の第２プ
ツシユプル出力回路２′の各出力トランジスタ
Q10′にはこれらのトランジスタの動作状態を検出
するための第２検出回路７′が接続されている。
第1BTL増幅回路AMPLおよび第2BTL増幅回
路AMPRにおいては、第１検出回路７の出力およ
び第２検出回路７′の出力は保持回路８の入力に
接続されている。第1BTL増幅回路AMPLの保持
回路８の出力は第１半導体集積回路ICLの外付端
子P5としてその集積回路の外部に導出される一
方、第2BTL増幅回路AMPRの保持回路８の出力
は第２半導体集積回路ICRの外付端子P5としてそ
の集積回路の外部に導出されている。第１半導体
集積回路ICLの外付端子P5と第２半導体集積回路
ICRの外付端子P5とはこれらの集積回路の外部で
電気的に接続されている。
第1BTL増幅回路AMPLおよび第2BTL増幅回
路AMPRにおいては、保持回路８の出力は制御回
路９の入力に接続されている。この制御回路９は
第1BTL増幅回路AMPLおよび第2BTL増幅回路
AMPRの第１検出回路７の出力と第２検出回路
７′の出力とに応答しているため、第1BTL増幅
回路AMPLもしくは第2BTL増幅回路AMPRの第
１プツシユプル出力回路１もしくは第２プツシユ
プル出力回路１′の出力トランジスタQ10もしく
はQ10′の少なくともいずれか一個が所定の動作領
域から逸脱した場合、制御回路９の出力によつて
第1BTL増幅回路AMPLおよび第2BTL増幅回路
AMPRの第１プツシユプル出力回路１および第２
プツシユプル出力回路１′の出力トランジスタ
Q10およびQ10′の全てのトランジスタは遮断状態
に制御される。
上述の出力トランジスタQ10，Q10′の所定の動
作領域よりの逸脱は、第1BTL増幅回路AMPLも
しくは第2BTL増幅回路AMPR中の第１プツシユ
プル出力回路１の出力端子P7もしくは第２プツ
シユプル出力回路１′の出力端子P7′に接続された
スピーカ負荷SPL，SPRの両端の短絡に起因する
だけでなく上記出力端子P7，P7′のいずれか一個
の出力端子の地落（接地点GNDへの短絡）や他
チヤンネルとの短絡事故に起因する。
制御回路９は、第1BTL増幅回路AMPLもしく
は第2BTL増幅回路AMPRの出力端子P7もしくは
P7′の少なくともいずれか一個の負荷状態の異常
状態に起因して第1BTL増幅回路AMPLもしくは
第2BTL増幅回路AMPRの第１プツシユプル出力
回路１もしくは第２プツシユプル出力回路１′の
出力トランジスタQ10もしくはQ10′の少なくとも
いずれか一個が所定の動作領域から逸脱した場
合、上述の如く出力トランジスタを遮断状態に制
御する。
上述した保持回路８は自動復帰型であつて、上
記負荷状態の異常状態が無くなると、制御回路９
の出力トランジスタ遮断制御を中止する如く制御
回路９の入力を制御する。
第２図は、互いに等しい回路構成を有する第
1BTL増幅回路AMPLおよび第2BTL増幅回路
AMPRの回路構成を示す回路図である。
破線ICL，ICR内部の回路は半導体集積回路の形
態に構成されている。
３は、位相分割回路であり、端子P1から入力
された増幅すべき入力信号INL，INRを入力とし
て、上述の如く互いに逆相の信号（＋），（−）を
形成する差動増幅回路により構成される。
この位相分割回路３の非反転出力信号（＋）
は、プリアンプ４に印加され、その出力をダーリ
ントン形態に接続されたトランジスタQ6，Q7と、
そのコレクタに設けられた定電流負荷トランジス
タQ4とで構成されたＡ級電圧増幅回路に印加さ
れる。
上記増幅トランジスタQ7のコレクタ出力は、
Ｂ級プツシユプル出力回路の負の半波出力を形成
する出力トランジスタQ12を駆動するためのpnp
トランジスタQ11のベースに発振防止のための抵
抗R5を介して印加される。この駆動トランジス
タQ11のコレクタ出力が上記出力トランジスタ
Q12を駆動することにより、上記負の半波出力を
形成することができる。
上記駆動トランジスタQ11のエミツタには、ト
ランジスタQ13のエミツタ、ベースを介するとと
もにトランジスタQ14と、そのベース、エミツタ
間に設けられた抵抗R9と、ベース、コレクタ間
に設けられたダイオード（ダイオード接続したト
ランジスタを含む、以下同じ）Q30とで構成され
た定電圧回路を介して出力端子P7の電圧を印加
するものである。
一方、上記増幅トランジスタQ7のコレクタ出
力はバイアス用ダイオードQ15とトランジスタQ8
を介して、Ｂ級プツシユプル出力回路の正の半波
出力を形成する出力トランジスタQ10を駆動する
ためのpnpトランジスタQ9のベースに印加される
ものである。トランジスタQ7のコレクタ出力は、
トランジスタQ8で反転され、再び駆動トランジ
スタQ9で反転されるため、出力トランジスタQ10
により上記正の半波出力を形成することができ
る。
上記正の半波出力を形成する出力トランジスタ
Q10の駆動トランジスタQ9として、pnpトランジ
スタを用いたのは、負側回路と対称とすることの
他、正側の残り電圧を（VBEQ10＋VCEsatQ9）と小
さくするためのものである。
また、上記駆動トランジスタQ9の前段に設け
た位相反転トランジスタQ8のエミツタ、コレク
タには抵抗R6，R7をそれぞれ設けるとともに、
エミツタと出力トランジスタQ10のベース間には
レベルシフト用ダイオードQ29を設けるものであ
る。
なお、上記負側のバイアス電圧を形成する定電
圧回路と、トランジスタQ13には、定電流トラン
ジスタQ5からバイアス電流を供給するものであ
る。
これにより、入力信号INL，INRに対して出力
端子P7から同相の出力信号OUTを形成する。
上記位相分割回路３の反転出力は、上記４と同
様なプリアンプ４′と、Ａ級電圧増幅回路及びＢ
級プツシユプル出力回路１′で入力信号に対して
出力端子P7′から逆相の出力信号OUT′を形成す
るものとし、上記出力端子間P7，P7′間にスピー
カ負荷SPL，SPRが接続されたBTL増幅回路を構
成するものである。
上記プリアンプ４，４′の反転入力（−）に設
けられた外付端子P2，P2′は、それぞれの出力端
子P7，P7′との間に交流利得を設定する負帰還回
路を設けるものである（図示せず）。
また、２は、安定化電源回路であり、ツエナー
ダイオード等の定電圧素子を用いて、高い電源リ
ツプル除去率の定電圧源回路を構成し、位相分割
回路３、及びプリアンプ４，４′の電源電圧を形
成するものである。
この定電圧は、抵抗R1とダイオード接続した
トランジスタQ1とで構成された定電圧発生回路
の電圧としても用いる。
上記トランジスタQ1のベース定電圧は、トラ
ンジスタQ2，Q2′のベースに印加され、それぞれ
のエミツタに設けた抵抗R2，R3，R3′との比及び
エミツタ面積比等で設定した定電流を形成し、上
記定電流トランジスタQ4，Q5とともに電流ミラ
ー回路を構成するトランジスタQ3，Q3′に定電流
が流れるものである。
この実施例においては、上記構成のBTL増幅
回路のASO型保護回路として次の回路を用いる
ものである。
正の半波出力を形成するトランジスタQ10のコ
レクタには、このトランジスタQ10の動作状態を
検出するための検出回路７が接続されている。こ
の検出回路７にはコレクタ電流を検出する抵抗
R11と、コレクタとエミツタとの間にコレクタ・
エミツタ間電圧を検出する分圧抵抗R12，R13と
を設けて、出力トランジスタQ10の電流、電圧を
検出して、これらの検出出力をpnpトランジスタ
Q19のエミツタに印加する。このトランジスタ
Q19のコレクタに抵抗R14と定電流回路I0を設け
て、そのコレクタをトランジスタQ20のベースに
接続する。そして、トランジスタQ20のエミツタ
に電源電圧VCCが印加され、そのコレクタより
ASO検出出力を得るものである。
このASO型検出回路７においては、抵抗R11〜
R13の値をR11≪R13の関係に設定するものとした
とき、トランジスタQ20のベース、エミツタ間に
かかる電圧VBEQ20は、次式(1)で求められる。
VBEQ20＝R11ICQ10＋R12／R13VCEQ10 ＋I0（R12−R14）＋VBEQ10 ……(1) ここで抵抗R13に直列に設けられた直列ダイオ
ードQ17，Q18は、温度補償のためのものであり、
無視するものとする。
また、上記回路において、トランジスタQ19，
Q20のペア性を取ることにより、検出回路７のト
ランジスタQ21がオンとなるのは、VBEQ20−VBEQ19
＞０となつたときである。したがつて、ASO検
出レベルは、次式(2)により求めることができる。
R11IC10＋R12／R13VCEQ10 ＋I0（R12−R14）＞０ ……(2) 式(2)は、次式(3)のように変形できる。
ICQ10＞R14−R12／R11I0−R12／R11R13VCEQ10 ……(3) また、I0＝VCC／R13，R14＝2R12に設定すれば次式 (4)のように簡略化できる。
ICQ10＞R12／R11R13（VCC−VCEQ10） ……(4) 以上説明したように、この実施例における
ASO型検出回路７は、検出トランジスタQ19，
Q20のベース、エミツタ間電圧VBEに無関係に、
抵抗R11，R12，R13の抵抗比のみでASO検出レベ
ルが設定できるため、高精度のASO検出を行う
ことができる。そして、モノリシツクICにおい
ては、精度の高い抵抗比を得ることができるた
め、モノリシツクIC化回路に適したものという
ことができる。
また、式(4)から明らかなように、出力トランジ
スタQ10のコレクタ電流ICQ10と、コレクタ・エミ
ツタ間電圧VCEQ10の関係が、（０（Ｖ），R12／R11・R1
3 VCC(A)）、（VCC（Ｖ），０(A)）を結ぶ直線を越えた
とき、トランジスタQ21をオンとするASO検出出
力が発生される。
一方、定常動作における出力トランジスタQ10
の動作軌跡は、電流増幅率リニアリテイが無限、
飽和抵抗がゼロのときでも、OCL方式のBTL増
幅回路の場合、負荷抵抗RLとしたときの、コレ
クタ電流及びコレクタ、エミツタ間電圧が、（０
（Ｖ），VCC／RL(A)），（VCC（Ｖ），０(A)）を結ぶ直
線を越えることは、理論的にない。したがつて、
負荷抵抗RLの最小値をRLnioとすれば、式(4)にお
いて、R12／R11・R13＞１／RLnioに設計しておけば定常 動作（RL＞RLnio）において、ASO検出出力が形
成されるという誤動作は、生じないものとなる。
上記７と同様のASO検出回路７′を他の出力
OUT2を形成するＢ級プツシユプル出力回路１′
にも設けるものである。
そして、トランジスタQ20のコレクタ検出出力
は、コレクタ、エミツタを共通としたトランジス
タQ21，Q21′にそれぞれ入力して、これらのトラ
ンジスタQ21，Q21′とダーリントン形態に接続さ
れた保持回路８のトランジスタQ22により、外部
端子P4を介して設けたコンデンサＣの放電制御
を行うものである。
保持回路８においては、出力端子P7，P7′と電
源電圧VCCとの間に高抵抗R15，R15′を設けるとと
もに、出力端子P7，P7′を高抵抗R16，R16′で接続
するとともに、高抵抗R18を介してコンデンサＣ
に充電電流を流すものである。
この保持回路８のコンデンサＣの充電電圧は、
共通エミツタに抵抗R21を設けた差動トランジス
タQ23，Q24の一方のトランジスタQ23に印加され
る。他方のトランジスタQ24のベースは上記トラ
ンジスタQ23のコレクタに接続され、上記トラン
ジスタQ23のコレクタに負荷抵抗R22を接続し、
上記トランジスタQ24のコレクタに出力トランジ
スタQ25を設けることによつてシユミツトトリガ
回路が構成されるものである。
そして、上記シユミツトトリガ回路の出力は、
抵抗R23，R24で分圧され、前記定電流を形成す
るトランジスタQ1，Q2，Q2′をオフとするところ
の制御回路９のトランジスタQ27に印加されるも
のである。
また、上記シユミツトトリガ回路の出力は、外
部端子P5からモノリシツクIC外部に導出される
ものである。
制御回路９においては、上記トランジスタQ27
に直列にトランジスタQ28が接続され、このトラ
ンジスタQ28のベースと、電源電圧VCCとの間に
ツエナーダイオードDZと抵抗R25とが接続され、
トランジスタQ28のベース、エミツタ間電圧VBE
とツエナー電圧VZ以下の電圧値に電源電圧VCCが
ある場合には、出力トランジスタの保護動作が必
要ないことより、制御回路９の動作を禁止するた
めのものである。また、上記ツエナー電圧は、ト
ランジスタQ26を介して得るものとし、上記シユ
ミツトトリガ回路の安定化電圧とするものであ
る。
この回路にあつては、出力OUT又はOUT′の
正の半波出力を形成する出力トランジスタQ10又
はQ10′にASO動作レベルを越える電流、電圧が印
加された場合（すなわち出力トランジスタQ10又
はQ10′がその所定の動作領域から逸脱した場合）、
トランジスタQ21又はQ21′を介して、トランジス
タQ22をオンとして、コンデンサＣを放電して、
シユミツトトリガ回路を反転させ、その出力によ
りトランジスタQ27がオンして、定電流を形成す
るトランジスタQ2，Q2′をオフとする。これによ
り定電流トランジスタQ4，Q5がオフする。
したがつて、上記トランジスタQ4のオフによ
りＢ級プツシユプル出力回路１のトランジスタ
Q8，Q9，Q10へのベース電流が供給されないた
め、これらのトランジスタをオフとすることがで
きる。また、上記トランジスタQ5のオフにより、
Ｂ級プツシユプル出力回路１′のトランジスタ
Q11，Q12へのベース電流が供給されないため、
これらのトランジスタをオフとすることができ
る。これと同時に、第2BTL増幅回路AMPRのＢ
級プツシユプル出力回路１，１′のトランジスタ
Q8，Q9，Q10，Q11，Q12も同様にオフとなる。
上記ASO保護動作が実行される原因が、出力
端子P7，P7′の地落である場合において、地落が
継続しているときには、コンデンサＣに充電電流
が流れないためシユミツトトリガ回路は、反転し
たままとなり、バイアス電流は上記トランジスタ
Q27のオンにより遮断されたままとなり、保護動
作を継続するものとなる。
そして、地落状態が解除したときは、抵抗
R15，R15′，R16，R16′及びR18を介して、コンデ
ンサＣに充電がなされ、シユミツトトリガ回路が
復帰する電圧に達すると、トランジスタQ27がオ
フとなり、バイアス電流が再び供給されるため、
増幅動作を自動的に開始するものとなる。
また、他チヤンネルの出力端子の短絡等に対し
ては、第１図に示すように、同様なBTL増幅回
路IC1，IC2で構成されたステレオ増幅回路の上記
各BTL増幅回路IC1，IC2における保持回路８の
外部出力端子P5間を接続するものであるので、
上記他チヤンネルとの出力端子間に短絡事故があ
つた場合には、いずれかのASO検出回路７，
７′でこれを検出して、保持回路８を反転させ、
この出力が他方BTL増幅回路のバイアス電流を
遮断するトランジスタを動作させ、すべての出力
トランジスタをオフとするものである。これによ
り、他チヤンネルとの出力間短絡に対しても保護
動作を行うことができる。
他チヤンネルとの出力間短絡の場合には、
BTL増幅回路IC1，IC2の出力端子P7，P7′は、接
地レベルとならないので、上記抵抗R16，R16′，
R18を介してコンデンサＣに充電がなされ、シユ
ミツトトリガ回路が自動復帰して、再び動作を行
うものであるので、そのときにも引き続き上記出
力間短絡がなされていれば、ASO検出レベルを
越えた時点でコンデンサＣを放電させ、シユミツ
トトリガ回路を反転させてバイアス電流を遮断す
るという動作を繰り返す。したがつて、上記短絡
が断続している場合には、シユミツトトリガ回路
のヒステリシス電圧と、コンデンサＣと抵抗R18
等による時定数により間欠的な増幅動作を繰り返
すものである。
このステレオ増幅回路の間欠動作及び両チヤン
ネル出力の停止は、ステレオ増幅回路の異常を知
らせるものとして利用でき、配線チエツクを使用
者に促し、このステレオ増幅回路の最良の状態で
の動作を確保するものとして有得ないものとな
る。
また、この実施例回路においては、ASOリミ
ツタをすべての出力トランジスタに設ける場合に
比べ、ASO検出回路は、正又は負の半波出力を
形成するいずれか一方の出力トランジスタにのみ
設けるものであり、バイアス電流を制御する保護
回路の共用化を図るものであるので、回路の簡素
化が図られるとともに、バイアス電流の遮断によ
り保護動作を行うため、発振が生じることもな
く、そのための防止回路が不要である。
さらに、ステレオ増幅回路を２チツプのICで
構成した場合には、単にASO検出出力を外部に
出力する外部端子を１つ追加するのみであるの
で、外付端子の増加が最小におさえられるととも
に、上述のような、あらゆる出力端子の短絡事故
に対して確実な保護動作を行わせることができ
る。
この発明は、前記実施例に限定されず、ステレ
オ増幅回路は、第３図に示すように、１チツプの
ICで構成された、２つのBTL増幅回路で構成す
るものとしてもよい。この場合には、シユミツト
トリガ回路等で構成された保持回路８を上記２つ
のBTL増幅回路に対して共通に用いるものとし
て、外付端子の増加を防止するとともに、回路の
簡素化を図ることが望ましい。
また、ASO検出出力で、ラツチ回路を動作さ
せて、バイアス電流を制御するものとしてもよ
い。
この場合には、コンデンサＣ、リーク抵抗等は
省略できるが、保護動作を解除するために電源を
遮断する等により回路の復帰をさせる必要があ
る。
そして、BTL増幅回路を構成するプリアンプ、
Ａ級電圧増幅回路及びＢ級プツシユプル増幅回路
からなる電力増幅回路の具体的回路構成は、種々
変形できるものである。
さらに、ASO検出回路は、トランジスタのベ
ース、エミツタ間電圧をASO検出レベルとする
簡単な回路により構成するもの等何んであつても
よい。
この発明は、BTL増幅回路で構成されたステ
レオ増幅回路として広く利用できるものである。
【図面の簡単な説明】
第１図は本発明の一実施例による二信号増幅器
の回路ブロツク図、第２図は第１図に示した二信
号増幅器を構成する一方のチヤンネル増幅用の
BTL増幅回路を示す回路図、第３図は本発明の
他の実施例による二信号増幅器の回路ブロツク図
である。 AMPL……第1BTL増幅回路、AMPR……第
2BTL増幅回路、３……位相分割回路、１……第
１プツシユプル出力回路、１′……第２プツシユ
プル出力回路、７……第１検出回路、７′……第
２検出回路、９……制御回路。

Claims (1)

  1. 【特許請求の範囲】 １ 第１入力信号INLを増幅するための第1BTL
    増幅回路AMPLと第２入力信号INRを増幅するた
    めの第2BTL増幅回路AMPRとを具備し、上記第
    １および第2BTL増幅回路AMPL，AMPRはそれ
    ぞれ上記第１および第２入力信号INL，INRに応
    答して非反転出力信号（＋）と反転出力信号
    （−）とを送出する位相分割回路３および該非反
    転および反転出力信号（＋，−）をそれぞれ増幅
    するための第１および第２プツシユプル出力回路
    １，１′によつて構成され、第１および第２スピ
    ーカ負荷SPL，SPRはそれぞれ上記第１および第
    2BTL増幅回路AMPL，AMPRの上記第１および
    第２プツシユプル出力回路１，１′の出力端子
    P7，P7′の間に接続され、上記第１および第
    2BTL増幅回路AMPL，AMPRの上記第１プツシ
    ユプル出力回路１は電源VCCとその出力端子P7と
    の間に接続された第１出力トランジスタQ10をそ
    れぞれ具備し、上記第１および第2BTL増幅回路
    AMPL，AMPRの上記第２プツシユプル出力回路
    １′は上記電源VCCとその出力端子P7′との間に接
    続された第２出力トランジスタQ10′をそれぞれ具
    備し、上記第１および第２出力トランジスタ
    Q10，Q10′にはそれぞれ該トランジスタの動作状
    態を検出するための第１および第２検出回路７，
    ７′が接続され、上記第１および第2BTL増幅回
    路AMPL，AMPR中の上記第１および第２検出回
    路７，７′の出力にその入力が応答する如く配置
    された制御回路９を特に具備してなり、該制御回
    路９の出力は上記第１もしくは第2BTL増幅回路
    AMPL，AMPRの上記第１もしくは第２出力トラ
    ンジスタQ10，Q10′の少なくともいずれか一個が
    所定の動作領域から逸脱いた場合に上記第１およ
    び第2BTL増幅回路AMPL，AMPRの上記第１お
    よび第２出力トランジスタQ10，Q10′を遮断せし
    めることを特徴とする二信号増幅器。 ２ 上記第１および第２入力信号INL，INRはス
    テレオ左信号およびステレオ右信号であることを
    特徴とする特許請求の範囲第１項記載の二信号増
    幅器。 ３ 上記第１および第２検出回路７，７′の出力
    は保持回路８を介して上記制御回路９の入力に伝
    達されることを特徴とする特許請求の範囲第２項
    記載の二信号増幅器。 ４ 上記第１および第2BTL増幅器AMPL，
    AMPRはそれぞれ第１および第２半導体集積回路
    ICL，ICRに構成され、上記第１および第2BTL増
    幅回路AMPL，AMPRに配置された上記両保持回
    路８の両出力は外付端子P5として上記両半導体
    集積回路外部に導出され、上記両外付端子P5が
    電気的に接続されることによつて、上記第１およ
    び第2BTL増幅回路AMPL，AMPRに配置された
    上記各制御回路９の両入力が電気的に共通された
    ことを特徴とする特許請求の範囲第３項記載の二
    信号増幅器。 ５ 上記第１および第２検出回路７，７′はそれ
    ぞれ上記第１および第２出力トランジスタのコレ
    クタ電流およびコレクタ・エミツタ間電圧とを検
    出することを特徴とする特許請求の範囲第１項乃
    至第４項記載のいずれかひとつの二信号増幅器。 ６ 上記第１および第2BTL増幅回路AMPL，
    AMPRの上記第１プツシユプル出力回路１はその
    出力端子P7と接地点GNDとの間に接続された第
    ３出力トランジスタQ12をそれぞれ具備し、上記
    第１および第2BTL増幅回路AMPL，AMPRの上
    記第２プツシユプル出力回路１′はその出力端子
    P7′と上記接地点GNDとの間に接続された第４出
    力トランジスタQ12′をそれぞれ具備し、上記制御
    回路９の出力は上記第１もしくは第2BTL増幅回
    路AMPL，AMPRの上記第１もしくは第２出力ト
    ランジスタQ10，Q10′の少なくともいずれか一個
    が所定の動作領域が逸脱した場合に上記第３およ
    び第４トランジスタQ12，Q12′を同様に遮断せし
    めることを特徴とする特許請求の範囲第１項乃至
    第４項記載のいずれかひとつの二信号増幅器。
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