JPS6320049B2 - - Google Patents
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- JPS6320049B2 JPS6320049B2 JP14676479A JP14676479A JPS6320049B2 JP S6320049 B2 JPS6320049 B2 JP S6320049B2 JP 14676479 A JP14676479 A JP 14676479A JP 14676479 A JP14676479 A JP 14676479A JP S6320049 B2 JPS6320049 B2 JP S6320049B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
この発明は、AM変調波のように本来直流成分
を含まないアナログ信号をデイジタル処理するシ
ステムの改良に関する。
を含まないアナログ信号をデイジタル処理するシ
ステムの改良に関する。
近年、デイジタル信号処理技術の進歩に伴い、
従来アナログ回路で構成されていたフアクシミリ
変復調部やデータモデム等をデイジタル回路で構
成したものが実現されている。この場合、デイジ
タル処理回路部と電話回線等の伝送路の回線接続
部との間にＡ／Ｄ変換器が必要となるが、AM変
調波のように本来直流成分を含まない信号を処理
する場合、Ａ／Ｄ変換器に直流オフセツトがある
といろいろ不都合が生ずる。そのため、通常Ａ／
Ｄ変換器の入力側でバイアス調整を行うようにし
ている。
従来アナログ回路で構成されていたフアクシミリ
変復調部やデータモデム等をデイジタル回路で構
成したものが実現されている。この場合、デイジ
タル処理回路部と電話回線等の伝送路の回線接続
部との間にＡ／Ｄ変換器が必要となるが、AM変
調波のように本来直流成分を含まない信号を処理
する場合、Ａ／Ｄ変換器に直流オフセツトがある
といろいろ不都合が生ずる。そのため、通常Ａ／
Ｄ変換器の入力側でバイアス調整を行うようにし
ている。
例えばフアクシミリ受信装置を例にとつて説明
すると、その回路ブロツクは通常第１図のように
構成される。入力信号ｘ（ｔ）は例えばAGC回路
出力のアナログ信号で、これをコンデンサＣ、抵
抗R1，R2により構成されるバイアス回路１を介
してサンプルホールド回路１に入力し、その出力
をＡ／Ｄ変換器３によつて例えば８ビツトのデイ
ジタル信号に変換し、これを並−直列変換回路４
により直列信号に変換してデイジタル演算部５に
入力するようになつている。並−直列変換回路４
は通常のデイジタル信号処理がシリアル演算で行
われるために設けられている。
すると、その回路ブロツクは通常第１図のように
構成される。入力信号ｘ（ｔ）は例えばAGC回路
出力のアナログ信号で、これをコンデンサＣ、抵
抗R1，R2により構成されるバイアス回路１を介
してサンプルホールド回路１に入力し、その出力
をＡ／Ｄ変換器３によつて例えば８ビツトのデイ
ジタル信号に変換し、これを並−直列変換回路４
により直列信号に変換してデイジタル演算部５に
入力するようになつている。並−直列変換回路４
は通常のデイジタル信号処理がシリアル演算で行
われるために設けられている。
いま、AM・DSB変調の場合、第１図で入力信
号ｘ（ｔ）は ｘ（ｔ）＝Ａ（ｔ）cos（ωt＋θ） となる。Ａ／Ｄ変換器３のバイアス調整にずれが
あつたとすると、Ａ／Ｄ変換器３の出力ｙ（nT）
は ｙ（nT）＝Ａ（nT）cos（ωcnT＋θ）＋ε と表わされ、直流オフセツトεを生ずることにな
る。この出力ｙ（nT）に対して理想的にキヤリア
抽出が行われたとすると、同期検波出力ω（nT）
は ω（nT）＝ｙ（nT）cos（ωcnT＋θ） ＝１／２Ａ（ｔ）＋εcos（ωcnT＋θ） ＋１／２Ａ（ｔ）cos（2ωcnT＋θ） となる。このスペクトル図は第２図ａのようにな
り、角周波数ωcのところに成分が残る。これを
第２図ｂのような特性の低域通過フイルタを通し
て同図ｃのようなベースバンド信号を得るのであ
るが、ここにもωcの成分が残り、これは雑音と
なつてフアクシミリであれば画質劣化の原因とな
る。ここまではキヤリア抽出が理想的に行われる
ことを仮定したが、Ａ／Ｄ変換器３に直流オフセ
ツトがあるとキヤリア抽出にも当然影響がある。
号ｘ（ｔ）は ｘ（ｔ）＝Ａ（ｔ）cos（ωt＋θ） となる。Ａ／Ｄ変換器３のバイアス調整にずれが
あつたとすると、Ａ／Ｄ変換器３の出力ｙ（nT）
は ｙ（nT）＝Ａ（nT）cos（ωcnT＋θ）＋ε と表わされ、直流オフセツトεを生ずることにな
る。この出力ｙ（nT）に対して理想的にキヤリア
抽出が行われたとすると、同期検波出力ω（nT）
は ω（nT）＝ｙ（nT）cos（ωcnT＋θ） ＝１／２Ａ（ｔ）＋εcos（ωcnT＋θ） ＋１／２Ａ（ｔ）cos（2ωcnT＋θ） となる。このスペクトル図は第２図ａのようにな
り、角周波数ωcのところに成分が残る。これを
第２図ｂのような特性の低域通過フイルタを通し
て同図ｃのようなベースバンド信号を得るのであ
るが、ここにもωcの成分が残り、これは雑音と
なつてフアクシミリであれば画質劣化の原因とな
る。ここまではキヤリア抽出が理想的に行われる
ことを仮定したが、Ａ／Ｄ変換器３に直流オフセ
ツトがあるとキヤリア抽出にも当然影響がある。
これらの不都合を避けるために、第１図に示し
たようにバイアス回路１を設けて、Ａ／Ｄ変換器
３の入力電圧が0Vのとき、その出力符号が“000
…０”となるようにバイアス調整を行うことにな
る。しかしながら、このような従来の方式では、
Ａ／Ｄ変換器３自身の製造上のバラツキや電源電
圧のアンバランス等による直流オフセツトをバイ
アス回路１の抵抗R1，R2の微調により除去する
操作は非常に面倒でもあり、また電源電圧変動や
温度変動に伴う直流オフセツトを完全に除去する
ことが難しい。
たようにバイアス回路１を設けて、Ａ／Ｄ変換器
３の入力電圧が0Vのとき、その出力符号が“000
…０”となるようにバイアス調整を行うことにな
る。しかしながら、このような従来の方式では、
Ａ／Ｄ変換器３自身の製造上のバラツキや電源電
圧のアンバランス等による直流オフセツトをバイ
アス回路１の抵抗R1，R2の微調により除去する
操作は非常に面倒でもあり、また電源電圧変動や
温度変動に伴う直流オフセツトを完全に除去する
ことが難しい。
この発明は上記の点に鑑み、Ａ／Ｄ変換器の入
力側でのバイアス微調整を要せずその直流オフセ
ツトを除去し、上記した不都合を除くことを可能
としたデイジタル処理システムを提供するもので
ある。
力側でのバイアス微調整を要せずその直流オフセ
ツトを除去し、上記した不都合を除くことを可能
としたデイジタル処理システムを提供するもので
ある。
この発明は、AM変調波のように本来直流成分
を含まないアナログ信号をＡ／Ｄ変換器を介して
デイジタル処理するに当つて、前記Ａ／Ｄ変換器
の出力をデイジタル低域しや断フイルタを通し
て、その直流オフセツトを除去すると共に、前記
低域しや断フイルタの入力振幅を、そのフイルタ
の正常動作範囲を超えないように制限する手段を
備えたことを骨子とする。第１の発明において
は、前記振幅を制限する手段は、Ａ／Ｄ変換器の
出力側に設けられた、Ａ／Ｄ変換器の出力のうち
所定ビツトのコードを検出する手段と、その検出
結果に応じ振幅が設定値を超える出力コードを前
記設定値に対応するコードに変換する手段とから
構成する。第２の発明においては、前記振幅を制
限する手段として、Ａ／Ｄ変換器の入力側にアナ
ログ振幅制限器を設ける。
を含まないアナログ信号をＡ／Ｄ変換器を介して
デイジタル処理するに当つて、前記Ａ／Ｄ変換器
の出力をデイジタル低域しや断フイルタを通し
て、その直流オフセツトを除去すると共に、前記
低域しや断フイルタの入力振幅を、そのフイルタ
の正常動作範囲を超えないように制限する手段を
備えたことを骨子とする。第１の発明において
は、前記振幅を制限する手段は、Ａ／Ｄ変換器の
出力側に設けられた、Ａ／Ｄ変換器の出力のうち
所定ビツトのコードを検出する手段と、その検出
結果に応じ振幅が設定値を超える出力コードを前
記設定値に対応するコードに変換する手段とから
構成する。第２の発明においては、前記振幅を制
限する手段として、Ａ／Ｄ変換器の入力側にアナ
ログ振幅制限器を設ける。
この発明の実施例を説明する前に、まずＡ／Ｄ
変換器の出力側にデイジタル低域しや断フイルタ
を設けることの効果と問題点を説明する。
変換器の出力側にデイジタル低域しや断フイルタ
を設けることの効果と問題点を説明する。
第３図は第１図に示したフアクシミリ受信装置
において、Ａ／Ｄ変換器３の出力信号を並−直列
変換回路４で直列信号とした後、これをデイジタ
ル低域しや断フイルタ６を通して直流オフセツト
を除去してデイジタル演算部５に導くようにした
ものである。バイアス回路１の出力電圧は、入力
信号ｘ（ｔ）が0VのときにＡ／Ｄ変換器３のダイ
ナミツクレンジの中央付近にくるように、コンデ
ンサＣ、抵抗R1，R2により調整する。この調整
は極めて大雑把なものでよく、従来のような微調
整は必要としない。従つてＡ／Ｄ変換器３のダイ
ナミツクレンジの中央がもともと0V付近にあれ
ば、バイアス回路１も必要ない。
において、Ａ／Ｄ変換器３の出力信号を並−直列
変換回路４で直列信号とした後、これをデイジタ
ル低域しや断フイルタ６を通して直流オフセツト
を除去してデイジタル演算部５に導くようにした
ものである。バイアス回路１の出力電圧は、入力
信号ｘ（ｔ）が0VのときにＡ／Ｄ変換器３のダイ
ナミツクレンジの中央付近にくるように、コンデ
ンサＣ、抵抗R1，R2により調整する。この調整
は極めて大雑把なものでよく、従来のような微調
整は必要としない。従つてＡ／Ｄ変換器３のダイ
ナミツクレンジの中央がもともと0V付近にあれ
ば、バイアス回路１も必要ない。
デイジタル低域しや断フイルタ６は例えばデイ
ジタル高域通過フイルタであつて、次のような伝
達関数Ｈ（Ｚ）を持たせたものとする。
ジタル高域通過フイルタであつて、次のような伝
達関数Ｈ（Ｚ）を持たせたものとする。
Ｈ（Ｚ）＝（１−Z-1）／（１−aZ-1）
ここに、１＞ａ＞０である。このフイルタの直
流ゲインは０であり、通過帯域のゲインは２／１
＋ａである。ａが１に近い程フイルタ特性はシヤ
ープになり、通過帯域のゲインが１に近づく。
流ゲインは０であり、通過帯域のゲインは２／１
＋ａである。ａが１に近い程フイルタ特性はシヤ
ープになり、通過帯域のゲインが１に近づく。
このような高域通過フイルタの構成例を第４図
に示す。１１は加算器で入力信号と１サンプル遅
延メモリ１２の出力を加算して出力信号を得る。
１３は出力信号に定数ａを乗じる乗算器で、この
乗算器１３の出力から減算器１４により入力信号
を減じ、その出力を補正回路１５によつて遅延メ
モリ１２の語長に合わせて遅延メモリ１２に入力
するようになつている。
に示す。１１は加算器で入力信号と１サンプル遅
延メモリ１２の出力を加算して出力信号を得る。
１３は出力信号に定数ａを乗じる乗算器で、この
乗算器１３の出力から減算器１４により入力信号
を減じ、その出力を補正回路１５によつて遅延メ
モリ１２の語長に合わせて遅延メモリ１２に入力
するようになつている。
前述したように、定数ａは１に近い方がよく、
またその値を選べば乗算器１３を用いなくても済
む。例えば、信号が２の補数表示でLSBよりの
直列信号であるならば、ａ＝１−2-i（ｉ；正の整
数）に選ぶことで、乗算器１３の代りにｉビツト
のシフトレジスタと加算器を用いることができ
る。
またその値を選べば乗算器１３を用いなくても済
む。例えば、信号が２の補数表示でLSBよりの
直列信号であるならば、ａ＝１−2-i（ｉ；正の整
数）に選ぶことで、乗算器１３の代りにｉビツト
のシフトレジスタと加算器を用いることができ
る。
第５図は上述のように構成されたデイジタル高
域通過フイルタの周波数特性を示したものであ
る。
域通過フイルタの周波数特性を示したものであ
る。
このように、Ａ／Ｄ変換器３の出力側に低域し
や断フイルタ６、例えば第４図のような高域通過
フイルタを設けた場合の動作と問題点を具体的に
第６図を用いて次に説明する。第６図は第４図に
示す高域通過フイルタのステツプ信号に対する入
力信号Ｙおよび出力信号Y0を示している。なお、
Ａ／Ｄ変換器３および高域通過フイルタのフルス
ケールを±１とする。いま、ａの場合のように、
入力信号Ｙがフルスケール内であつてそれに＋δ
なる直流オフセツトを含んでいると、高域通過フ
イルタは−δを１サンプル遅延メモリ１２に蓄積
することにより、直流オフセツトが除去された出
力信号Y0が得られる。
や断フイルタ６、例えば第４図のような高域通過
フイルタを設けた場合の動作と問題点を具体的に
第６図を用いて次に説明する。第６図は第４図に
示す高域通過フイルタのステツプ信号に対する入
力信号Ｙおよび出力信号Y0を示している。なお、
Ａ／Ｄ変換器３および高域通過フイルタのフルス
ケールを±１とする。いま、ａの場合のように、
入力信号Ｙがフルスケール内であつてそれに＋δ
なる直流オフセツトを含んでいると、高域通過フ
イルタは−δを１サンプル遅延メモリ１２に蓄積
することにより、直流オフセツトが除去された出
力信号Y0が得られる。
ところで、入力信号Ｙは伝送歪がなくてもステ
ツプの立上りにおいてオーバシユートがあり、こ
のオーバシユートは伝送路の遅延歪の増大につれ
て大きくなる。第６図ｂはそのような入力信号Ｙ
が＋δなる直流オフセツトを含む場合を示してい
る。この場合出力信号Y0は、正の半サイクルで
はＡ／Ｄコンバータ３の飽和機能により波形歪が
小さいが、負の半サイクルでは１サンプル遅延メ
モリ１２のオーバフロウにより図示のような極端
な波形歪を生ずる可能性がある。負の直流オフセ
ツトに対しては正の半サイクルで同様の波形歪を
生ずる可能性がある。
ツプの立上りにおいてオーバシユートがあり、こ
のオーバシユートは伝送路の遅延歪の増大につれ
て大きくなる。第６図ｂはそのような入力信号Ｙ
が＋δなる直流オフセツトを含む場合を示してい
る。この場合出力信号Y0は、正の半サイクルで
はＡ／Ｄコンバータ３の飽和機能により波形歪が
小さいが、負の半サイクルでは１サンプル遅延メ
モリ１２のオーバフロウにより図示のような極端
な波形歪を生ずる可能性がある。負の直流オフセ
ツトに対しては正の半サイクルで同様の波形歪を
生ずる可能性がある。
このような波形歪は伝送路の雑音が大きい場合
にも起り得るものであり、受信画の画質を著しく
劣化させる原因となる。
にも起り得るものであり、受信画の画質を著しく
劣化させる原因となる。
そこでこの発明では、Ａ／Ｄ変換器の出力側に
デイジタル低域しや断フイルタを設けて直流オフ
セツトを除去すると共に、Ａ／Ｄ変換器の入力ま
たは出力の振幅を制限することで上記の如き問題
を解決している。
デイジタル低域しや断フイルタを設けて直流オフ
セツトを除去すると共に、Ａ／Ｄ変換器の入力ま
たは出力の振幅を制限することで上記の如き問題
を解決している。
この発明の一実施例を第７図により説明する。
第７図は第３図において並−直列変換回路４に振
幅制限手段を付加した実施例を具体的に示したも
のである。いま、Ａ／Ｄ変換器３は８ビツトの純
バイナリコード出力を出し、そのフルスケールは
±１であり、また低域しや断フイルタ６以降は２
の補数演算を行うものとする。振幅制限手段によ
る振幅設定値±VLは前述した直流オフセツト量
δ、低域しや断フイルタ６のゲインにより定まる
もので、ここではVL＝0.875とする。
第７図は第３図において並−直列変換回路４に振
幅制限手段を付加した実施例を具体的に示したも
のである。いま、Ａ／Ｄ変換器３は８ビツトの純
バイナリコード出力を出し、そのフルスケールは
±１であり、また低域しや断フイルタ６以降は２
の補数演算を行うものとする。振幅制限手段によ
る振幅設定値±VLは前述した直流オフセツト量
δ、低域しや断フイルタ６のゲインにより定まる
もので、ここではVL＝0.875とする。
第７図において、並−直列変換回路４は７個の
セル４１〜４７をカスケード接続して構成されて
いる。セル４１は２入力アンドゲート４１１，４
１２およびこれらの出力を入力とするオアゲート
４１３からなる２入力１出力のセレクタと、この
セレクタ出力を入力とする１ビツトのシフトレジ
スタ４１４とから構成されている。セル４２，４
３はセル４１と同一構成である。セル４４は２入
力アンドゲート４４１、振幅制限用３入力アンド
ゲート４４２および３入力アンドゲート４４３、
これらの出力を入力とするオアゲート４４４から
なる３入力１出力のセレクタと、このセレクタ出
力を入力とする１ビツトのシフトレジスタ４４５
とから構成されている。セル４５〜４７はセル４
４と同一構成である。このような構成の各セル
に、端子P0〜P7から入力されるＡ／Ｄ変換器３
の並列出力信号、前段のセルからの直列信号、シ
フト／ロード制御信号Ｓ／Ｌ（論理１でロード、
０でシフト）およびコード検出回路７からの制御
信号GLが図示の如く入力される。
セル４１〜４７をカスケード接続して構成されて
いる。セル４１は２入力アンドゲート４１１，４
１２およびこれらの出力を入力とするオアゲート
４１３からなる２入力１出力のセレクタと、この
セレクタ出力を入力とする１ビツトのシフトレジ
スタ４１４とから構成されている。セル４２，４
３はセル４１と同一構成である。セル４４は２入
力アンドゲート４４１、振幅制限用３入力アンド
ゲート４４２および３入力アンドゲート４４３、
これらの出力を入力とするオアゲート４４４から
なる３入力１出力のセレクタと、このセレクタ出
力を入力とする１ビツトのシフトレジスタ４４５
とから構成されている。セル４５〜４７はセル４
４と同一構成である。このような構成の各セル
に、端子P0〜P7から入力されるＡ／Ｄ変換器３
の並列出力信号、前段のセルからの直列信号、シ
フト／ロード制御信号Ｓ／Ｌ（論理１でロード、
０でシフト）およびコード検出回路７からの制御
信号GLが図示の如く入力される。
コード検出回路７は、４入力のアンドゲート７
１とノアゲート７２、これらのゲート出力を入力
とするノアゲート７３、このノアゲート出力を反
転するインバータ７４により構成されている。こ
のコード検出回路７のアンドゲート７１とノアゲ
ート７２の４入力は、端子P0〜P3から供給され
るＡ／Ｄ変換器出力の上位４ビツトである。また
ノアゲート７３の出力とこれをインバータ７４に
より反転した信号はそれぞれセル４４〜４７のア
ンドゲート４４３と４４２に入力されている。
１とノアゲート７２、これらのゲート出力を入力
とするノアゲート７３、このノアゲート出力を反
転するインバータ７４により構成されている。こ
のコード検出回路７のアンドゲート７１とノアゲ
ート７２の４入力は、端子P0〜P3から供給され
るＡ／Ｄ変換器出力の上位４ビツトである。また
ノアゲート７３の出力とこれをインバータ７４に
より反転した信号はそれぞれセル４４〜４７のア
ンドゲート４４３と４４２に入力されている。
並−直列変換回路４の出力はセル４７の端子S0
から取出され、低域しや断フイルタ６に入力され
ることになる。
から取出され、低域しや断フイルタ６に入力され
ることになる。
第８図は第７図の構成による振幅制限の動作を
示すタイミングチヤートである。Ａ／Ｄ変換器３
は所要のタイミングで制御信号Ａ／Ｄ START
により変換を開始し、逐次MSBより出力される
とする。いま上位４ビツトが「１（MSB）、１、
１、１」になつたとすると、その時点でコード検
出回路７のアンドゲート７１の出力が“１”即ち
制御信号GLが“１”になり、並−直列変換回路
４のセル４４〜４７における並列入力用アンドゲ
ート４４３が禁止され、これらのセル４４〜４７
には端子P0からの信号をインバータで反転した
MSBが入力される。そして制御信号Ｓ／Ｌが
“０”の期間で端子S0より「０（LSB）、０、０、
０、１、１、１、０（MSB）」が順次出力され、
振幅値が0.875に制限されることになる。同様に
上位４ビツトが「０（MSB）、０、０、０」にな
つたとすると、コード検出回路７のノアゲート７
２の出力が“１”となり、並−直列変換回路４か
らは「１（LSB）、１、１、１、０、０、０、１
（MSB）」が順次出力され、振幅値は−0.875（厳
密にはこれより2-7小さい）に制限される。Ａ／
Ｄ変換器出力が±0.875の範囲内のときはコード
検出回路７からの制御信号GLが“０”となり、
並−直列変換回路４のセル４４〜４７における振
幅制限用アンドゲート４４２が禁止される。
示すタイミングチヤートである。Ａ／Ｄ変換器３
は所要のタイミングで制御信号Ａ／Ｄ START
により変換を開始し、逐次MSBより出力される
とする。いま上位４ビツトが「１（MSB）、１、
１、１」になつたとすると、その時点でコード検
出回路７のアンドゲート７１の出力が“１”即ち
制御信号GLが“１”になり、並−直列変換回路
４のセル４４〜４７における並列入力用アンドゲ
ート４４３が禁止され、これらのセル４４〜４７
には端子P0からの信号をインバータで反転した
MSBが入力される。そして制御信号Ｓ／Ｌが
“０”の期間で端子S0より「０（LSB）、０、０、
０、１、１、１、０（MSB）」が順次出力され、
振幅値が0.875に制限されることになる。同様に
上位４ビツトが「０（MSB）、０、０、０」にな
つたとすると、コード検出回路７のノアゲート７
２の出力が“１”となり、並−直列変換回路４か
らは「１（LSB）、１、１、１、０、０、０、１
（MSB）」が順次出力され、振幅値は−0.875（厳
密にはこれより2-7小さい）に制限される。Ａ／
Ｄ変換器出力が±0.875の範囲内のときはコード
検出回路７からの制御信号GLが“０”となり、
並−直列変換回路４のセル４４〜４７における振
幅制限用アンドゲート４４２が禁止される。
こうして、低域しや断フイルタ６への入力信号
の振幅が±VLで制限される結果、その入力信号
Ｙ、出力信号Y0の波形は第９図のようになり、
伝送路の遅延歪により大きなオーバシユートがあ
つても、直流オフセツトδを除去することにより
大きな波形歪を生じることはなくなる。この効果
は勿論伝送路の雑音に対してもある。
の振幅が±VLで制限される結果、その入力信号
Ｙ、出力信号Y0の波形は第９図のようになり、
伝送路の遅延歪により大きなオーバシユートがあ
つても、直流オフセツトδを除去することにより
大きな波形歪を生じることはなくなる。この効果
は勿論伝送路の雑音に対してもある。
この実施例によれば、Ａ／Ｄ変換器のダイナミ
ツクレンジの有効利用の観点から定常的な入力振
幅を大きくとつても、直流オフセツトと伝送路歪
によつて生ずる低域しや断フイルタでのオーバフ
ロウを防止することができる。即ち、Ａ／Ｄ変換
器のダイナミツクレンジを有効に利用しながら、
その直流オフセツトを除去すると共に、直流オフ
セツト除去に伴う波形歪を著しく軽減することが
できる。
ツクレンジの有効利用の観点から定常的な入力振
幅を大きくとつても、直流オフセツトと伝送路歪
によつて生ずる低域しや断フイルタでのオーバフ
ロウを防止することができる。即ち、Ａ／Ｄ変換
器のダイナミツクレンジを有効に利用しながら、
その直流オフセツトを除去すると共に、直流オフ
セツト除去に伴う波形歪を著しく軽減することが
できる。
上記実施例は、Ａ／Ｄ変換器の出力が並列で、
後続するデイジタル低域しや断フイルタが直列演
算を行う最も一般的なシステムに適用したもので
あるが、この発明は他のシステムにも適用でき
る。
後続するデイジタル低域しや断フイルタが直列演
算を行う最も一般的なシステムに適用したもので
あるが、この発明は他のシステムにも適用でき
る。
第１０図は、この発明を、Ａ／Ｄ変換器の出力
が並列出力であり、後続するデイジタル低域しや
断フイルタが並列演算を行うシステムに適用した
実施例である。P0、P1、…、P7はＡ／Ｄ変換器
の各並列出力を入力する入力端子、Q0、Q1、…、
Q7は後続するデイジタル低域しや断フイルタへ
の各並列入力を出す出力端子であり、８（８１〜
８４）が振幅制限用コード変換回路、７が先の実
施例と同様のコード検出回路である。先の実施例
と同様、Ａ／Ｄ変換器は８ビツトの純バイナリコ
ード出力でフルスケールが±１、低域しや断フイ
ルタ以降は２の補数演算を行うもので、コード変
換回路８による設定値VLは0.875とする。コード
変換回路８1〜８4は同一構成で、例えばコード変
換回路８１は端子P4からの信号と制御信号を
入力するアンドゲート８１１、端子P0からの信
号を反転した信号と制御信号GLを入力とするア
ンドゲート８１２、これらのゲート出力を入力と
するオアゲート８１３からなる。これらコード変
換回路８は、先の実施例において並−直列変換回
路のセル４４〜４７内に振幅制限のために組込ん
だセレクタ部分を独立に設けたものといえる。
が並列出力であり、後続するデイジタル低域しや
断フイルタが並列演算を行うシステムに適用した
実施例である。P0、P1、…、P7はＡ／Ｄ変換器
の各並列出力を入力する入力端子、Q0、Q1、…、
Q7は後続するデイジタル低域しや断フイルタへ
の各並列入力を出す出力端子であり、８（８１〜
８４）が振幅制限用コード変換回路、７が先の実
施例と同様のコード検出回路である。先の実施例
と同様、Ａ／Ｄ変換器は８ビツトの純バイナリコ
ード出力でフルスケールが±１、低域しや断フイ
ルタ以降は２の補数演算を行うもので、コード変
換回路８による設定値VLは0.875とする。コード
変換回路８1〜８4は同一構成で、例えばコード変
換回路８１は端子P4からの信号と制御信号を
入力するアンドゲート８１１、端子P0からの信
号を反転した信号と制御信号GLを入力とするア
ンドゲート８１２、これらのゲート出力を入力と
するオアゲート８１３からなる。これらコード変
換回路８は、先の実施例において並−直列変換回
路のセル４４〜４７内に振幅制限のために組込ん
だセレクタ部分を独立に設けたものといえる。
従つて、この実施例でも先の実施例と同様の論
理でＡ／Ｄ変換器の出力は±0.875の範囲に制限
されて、所要のタイミングで端子Q0〜Q7から後
続の低域しや断フイルタに並列に供給されること
になる。
理でＡ／Ｄ変換器の出力は±0.875の範囲に制限
されて、所要のタイミングで端子Q0〜Q7から後
続の低域しや断フイルタに並列に供給されること
になる。
第１１図は更に別の実施例で、Ａ／Ｄ変換器の
出力が直列、後続するデイジタル低域しや断フイ
ルタが直列演算を行うシステムにおいてＡ／Ｄ変
換器出力の振幅制限を行う例である。ＰはＡ／Ｄ
変換器出力を入力する入力端子で、ここに入る信
号はよりはじまる２の補数コード、フルス
ケール±１とする。Ｑは後続する低域しや断フイ
ルタへの信号を出力する出力端子で、低域しや断
フイルタ以降は２の補数演算を行うものとする。
９はコード検出回路、１０はコード変換回路であ
り、振幅制限値VL＝0.875の場合を示している。
９１はＡ／Ｄ変換器の出力が入力される３ビツト
のシフトレジスタであり、その並列出力とＡ／Ｄ
変換器からの出力はアンドゲート９２およびオア
ゲート９３に入力され、これらゲートの出力がオ
アゲート９４に入力されるようになつている。シ
フトレジスタ９１からの信号はアンドゲー
ト９２およびオアゲート９３に反転して入力され
る。アンドゲート９５，９６、オアゲート９７、
１ビツトのシフトレジスタ９８は、上記オアゲー
ト９４の出力を制御信号C1，C2により所要のタ
イミングで所要のビツト長だけホールドする回路
を構成している。例えばＡ／Ｄ変換器出力をｎビ
ツトとすれば、C1はその４ビツト目が出力され
るタイミングの制御信号とし、C2は最低（ｎ−
４）ビツト長のタイミングの制御信号とする。こ
うして、シフトレジスタ９８の出力がコード検出
回路９からの制御信号GLとなる。
出力が直列、後続するデイジタル低域しや断フイ
ルタが直列演算を行うシステムにおいてＡ／Ｄ変
換器出力の振幅制限を行う例である。ＰはＡ／Ｄ
変換器出力を入力する入力端子で、ここに入る信
号はよりはじまる２の補数コード、フルス
ケール±１とする。Ｑは後続する低域しや断フイ
ルタへの信号を出力する出力端子で、低域しや断
フイルタ以降は２の補数演算を行うものとする。
９はコード検出回路、１０はコード変換回路であ
り、振幅制限値VL＝0.875の場合を示している。
９１はＡ／Ｄ変換器の出力が入力される３ビツト
のシフトレジスタであり、その並列出力とＡ／Ｄ
変換器からの出力はアンドゲート９２およびオア
ゲート９３に入力され、これらゲートの出力がオ
アゲート９４に入力されるようになつている。シ
フトレジスタ９１からの信号はアンドゲー
ト９２およびオアゲート９３に反転して入力され
る。アンドゲート９５，９６、オアゲート９７、
１ビツトのシフトレジスタ９８は、上記オアゲー
ト９４の出力を制御信号C1，C2により所要のタ
イミングで所要のビツト長だけホールドする回路
を構成している。例えばＡ／Ｄ変換器出力をｎビ
ツトとすれば、C1はその４ビツト目が出力され
るタイミングの制御信号とし、C2は最低（ｎ−
４）ビツト長のタイミングの制御信号とする。こ
うして、シフトレジスタ９８の出力がコード検出
回路９からの制御信号GLとなる。
コード変換回路１０はアンドゲート１０１，１
０２、これらの出力を入力とするオアゲート１０
３、その出力を入力とする１ビツトのシフトレジ
スタ１０４からなるホールド回路と、アンドゲー
ト１０５，１０６およびこれらの出力を入力とす
るオアゲート１０７からなる２入力１出力のセレ
クタとから構成している。上記ホールド回路は、
Ａ／Ｄ変換器の信号を、制御信号C3による
所要の１ビツトのタイミングで、制御信号C4に
よる所要ビツト長（最低（ｎ−１）ビツト長）だ
けホールドするものである。
０２、これらの出力を入力とするオアゲート１０
３、その出力を入力とする１ビツトのシフトレジ
スタ１０４からなるホールド回路と、アンドゲー
ト１０５，１０６およびこれらの出力を入力とす
るオアゲート１０７からなる２入力１出力のセレ
クタとから構成している。上記ホールド回路は、
Ａ／Ｄ変換器の信号を、制御信号C3による
所要の１ビツトのタイミングで、制御信号C4に
よる所要ビツト長（最低（ｎ−１）ビツト長）だ
けホールドするものである。
この構成により、例えばＡ／Ｄ変換器出力の上
位４ビツトが「０（）、１、１、１」または
「１（）、０、０、０」になると、それ以後の
ビツトの如何にかゝわらず、制御信号GLは“１”
になり、コード変換回路１０では、５ビツト目以
下（ｎ−４）ビツトはシフトレジスタ１０４の出
力GNで決まる“０”または“１”を端子Ｑに出
す。これによりＡ／Ｄ変換器出力は±0.875に振
幅制限され、必要に応じてLSBよりはじまる直
列信号に変換されて低域しや断フイルタへ供給さ
れることになる。
位４ビツトが「０（）、１、１、１」または
「１（）、０、０、０」になると、それ以後の
ビツトの如何にかゝわらず、制御信号GLは“１”
になり、コード変換回路１０では、５ビツト目以
下（ｎ−４）ビツトはシフトレジスタ１０４の出
力GNで決まる“０”または“１”を端子Ｑに出
す。これによりＡ／Ｄ変換器出力は±0.875に振
幅制限され、必要に応じてLSBよりはじまる直
列信号に変換されて低域しや断フイルタへ供給さ
れることになる。
第１２図はこれまでの実施例と異なり、Ａ／Ｄ
変換器の入力側で振幅制限を行うようにした実施
例である。即ち、第３図の構成において、バイア
ス回路１とサンプルホールド回路２との間にダイ
オードD1，D2からなるアナログ振幅制限器１１
を設けたものである。振幅制限器１１に印加する
電源電圧±VLの大きさは勿論Ａ／Ｄ変換器３の
ダイナミツクレンジの範囲内に選ぶことが必要
で、これにより先の実施例と同様の効果が得られ
る。
変換器の入力側で振幅制限を行うようにした実施
例である。即ち、第３図の構成において、バイア
ス回路１とサンプルホールド回路２との間にダイ
オードD1，D2からなるアナログ振幅制限器１１
を設けたものである。振幅制限器１１に印加する
電源電圧±VLの大きさは勿論Ａ／Ｄ変換器３の
ダイナミツクレンジの範囲内に選ぶことが必要
で、これにより先の実施例と同様の効果が得られ
る。
いくつかの実施例を説明したが、この発明は更
に、Ａ／Ｄ変換器の出力がLSBよりはじまる直
列信号であるシステムにも適用できるし、またデ
イジタル低域しや断フイルタとしては入力信号の
スペクトル上限が決つていれば帯域通過フイルタ
を用いることもできるし、その他種々変形実施す
ることが可能である。
に、Ａ／Ｄ変換器の出力がLSBよりはじまる直
列信号であるシステムにも適用できるし、またデ
イジタル低域しや断フイルタとしては入力信号の
スペクトル上限が決つていれば帯域通過フイルタ
を用いることもできるし、その他種々変形実施す
ることが可能である。
以上説明したように、この発明によれば、Ａ／
Ｄ変換器の出力をデイジタル低域しや断フイルタ
を通して直流オフセツトを除去することにより、
例えばフアクシミリ受信装置等をデイジ化したシ
ステムでのＡ／Ｄ変換器の直流オフセツトに基づ
く雑音の発生を確実に防止し、またキヤリア抽出
も正しく行うことができる。しかもこの発明によ
れば、Ａ／Ｄ変換器の入力側での面倒なバイアス
微調整を要せず、バイアス回路の省略も可能であ
り、また電源変動や温度変動による直流オフセツ
トをも自動的に除去することができる。更にこの
発明では、低域しや断フイルタの入力振幅をフイ
ルタの動作範囲を越えないように制限する手段を
設けることによつて、低域しや断フイルタを設け
たことに起因する著しい波形歪の発生を防止して
いる。即ち、Ａ／Ｄ変換器のダイナミツクレンジ
を有効に利用しながら、その直流オフセツトを除
去し、直流オフセツト除去に伴う波形歪を著しく
軽減することが可能となる。
Ｄ変換器の出力をデイジタル低域しや断フイルタ
を通して直流オフセツトを除去することにより、
例えばフアクシミリ受信装置等をデイジ化したシ
ステムでのＡ／Ｄ変換器の直流オフセツトに基づ
く雑音の発生を確実に防止し、またキヤリア抽出
も正しく行うことができる。しかもこの発明によ
れば、Ａ／Ｄ変換器の入力側での面倒なバイアス
微調整を要せず、バイアス回路の省略も可能であ
り、また電源変動や温度変動による直流オフセツ
トをも自動的に除去することができる。更にこの
発明では、低域しや断フイルタの入力振幅をフイ
ルタの動作範囲を越えないように制限する手段を
設けることによつて、低域しや断フイルタを設け
たことに起因する著しい波形歪の発生を防止して
いる。即ち、Ａ／Ｄ変換器のダイナミツクレンジ
を有効に利用しながら、その直流オフセツトを除
去し、直流オフセツト除去に伴う波形歪を著しく
軽減することが可能となる。
第１図は従来のフアクシミリ受信装置での直流
オフセツト除去方式を示す図、第２図は直流オフ
セツトを除去し切れない場合の問題を説明するた
めのスペクトル図、第３図は第１図にデイジタル
低域しや断フイルタを付加した例を示す図、第４
図はデイジタル低域しや断フイルタの具体例を示
す図、第５図はそのフイルタ特性を示す図、第６
図は第４図の構成での波形歪の問題を説明するた
めの図、第７図は第４図の構成で並−直列変換回
路内に振幅制限手段を付加したこの発明の一実施
例の要部構成を示す図、第８図はその動作タイミ
ングチヤート、第９図は同じくその振幅制限の動
作波形図、第１０図はＡ／Ｄ変換器出力が並列で
これを並列処理するシステムにこの発明を適用し
た実施例の振幅制限手段を示す図、第１１図は
Ａ／Ｄ変換器出力が直列でこれを直列処理するシ
ステムにこの発明を適用した実施例の振幅制限手
段を示す図、第１２図はＡ／Ｄ変換器の入力側に
振幅制限手段を設けたこの発明の実施例を示す図
である。 １……バイアス回路、２……サンプルホールド
回路、３……Ａ／Ｄ変換器、４……並−直列変換
回路、５……デイジタル演算部、６……低域しや
断フイルタ、７，９……コード検出回路、８，１
０……コード変換回路、１１……アナログ振幅制
限器。
オフセツト除去方式を示す図、第２図は直流オフ
セツトを除去し切れない場合の問題を説明するた
めのスペクトル図、第３図は第１図にデイジタル
低域しや断フイルタを付加した例を示す図、第４
図はデイジタル低域しや断フイルタの具体例を示
す図、第５図はそのフイルタ特性を示す図、第６
図は第４図の構成での波形歪の問題を説明するた
めの図、第７図は第４図の構成で並−直列変換回
路内に振幅制限手段を付加したこの発明の一実施
例の要部構成を示す図、第８図はその動作タイミ
ングチヤート、第９図は同じくその振幅制限の動
作波形図、第１０図はＡ／Ｄ変換器出力が並列で
これを並列処理するシステムにこの発明を適用し
た実施例の振幅制限手段を示す図、第１１図は
Ａ／Ｄ変換器出力が直列でこれを直列処理するシ
ステムにこの発明を適用した実施例の振幅制限手
段を示す図、第１２図はＡ／Ｄ変換器の入力側に
振幅制限手段を設けたこの発明の実施例を示す図
である。 １……バイアス回路、２……サンプルホールド
回路、３……Ａ／Ｄ変換器、４……並−直列変換
回路、５……デイジタル演算部、６……低域しや
断フイルタ、７，９……コード検出回路、８，１
０……コード変換回路、１１……アナログ振幅制
限器。
Claims (1)
- 【特許請求の範囲】 １ アナログ信号をＡ／Ｄ変換器を介してデイジ
タル処理するシステムにおいて、前記Ａ／Ｄ変換
器の出力から直流オフセツトを除去するデイジタ
ル低域しや断フイルタと、このデイジタル低域し
や断フイルタへの入力振幅をそのフイルタの正常
動作範囲を超えないように制限する手段とを備
え、前記入力振幅を制限する手段は、前記Ａ／Ｄ
変換器の出力側に設けられた、Ａ／Ｄ変換器の出
力のうち所定ビツトのコードを検出する手段と、
その検出結果に応じて振幅が設定値を超える出力
コードを前記設定値に対応するコードに変換する
手段とから構成したことを特徴とするデイジタル
処理システム。 ２ アナログ信号をＡ／Ｄ変換器を介してデイジ
タル処理するシステムにおいて、前記Ａ／Ｄ変換
器の出力から直流オフセツトを除去するデイジタ
ル低域しや断フイルタと、このデイジタル低域し
や断フイルタへの入力振幅をそのフイルタの正常
動作範囲を超えないように制限する手段とを備
え、前記入力振幅を制限する手段として、前記
Ａ／Ｄ変換器の入力側にアナログ振幅制限器を設
けたことを特徴とするデイジタル処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14676479A JPS5669925A (en) | 1979-11-13 | 1979-11-13 | Digital processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14676479A JPS5669925A (en) | 1979-11-13 | 1979-11-13 | Digital processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5669925A JPS5669925A (en) | 1981-06-11 |
| JPS6320049B2 true JPS6320049B2 (ja) | 1988-04-26 |
Family
ID=15415029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14676479A Granted JPS5669925A (en) | 1979-11-13 | 1979-11-13 | Digital processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5669925A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63105960U (ja) * | 1986-12-26 | 1988-07-08 | ||
| JPH0328896A (ja) * | 1989-06-26 | 1991-02-07 | Pioneer Electron Corp | オーディオ信号データ処理装置 |
-
1979
- 1979-11-13 JP JP14676479A patent/JPS5669925A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5669925A (en) | 1981-06-11 |
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