JPS63201724A - マイクロプログラムロ−デイング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＬＳＩ化された情報処理装置特にマイクロプロ
グラム制御された情報処理装置においてダイナミックマ
イクロプログラミングを効率的に実行するだめのマイク
ロプログラムローディング回路に関するものである。

従来の技術 従来のマイクロプログラムローディング回路については
、例えば萩原宏著′°マイクロプログラミング、産業図
書（株）（１９７７年）、７２頁〜８ｏ頁に示されてい
る○すなわちマイクロプログラム制御の情報処理装置に
おいてマイクロプログラムの格納される制御メモリを有
効に利用するために使用しおえだマイクロプログラムを
次の処理のために新しいマイクロプログラムに書き換え
ることが行なわれ、この様な制御メモリの使用形態をダ
イナミックマイクロプログラミングと称す３１・　。

る０マイクロプログラムの書き換えは、主記憶に用意さ
れたマイクロプログラムのオブジェクトコードをプログ
ラム制御で制御メモリに書き込む方法で実行される。

第２図は制御メモリに常駐するローディング用マイクロ
プログラムを用いて、次に実行すべきマイクロプログラ
ムを制御メモリに読み込むだめのローディング回路の従
来例を詳細に示したものである。第２図において、１０
はＲＯＭ等で作られた読み出し専用制御メモリ、１１は
ＲＡＭ等で作られた書き込み可能制御メモリ、１２は上
記制御メモリから読み出されたマイクロ命令を格納する
マイクロ命令レジスタ、１３は上記マイクロ命令レジス
タに格納されたマイクロ命令の制御フィールドのデコー
ドを行ない情報処理装置全体に制御信号を供給するマイ
クロ命令デコーダ、１４は上記制御メモリの読み出しア
ドレスを格納する制御メモリアドレスレジスタ、１５は
書き込み可能メモリに新しいマイクロプログラムを書き
込む時の書き込みアドレスを格納するアドレスレジスタ
、１６は上記制御メモリアドレスレジスタとアドレスレ
ジスタの内容をそれぞれ１だけ加算して行くための加算
器、２ｏは上記制御メモリアドレスレジスタに格納する
データを選択するマルチプレクサ、１７は上記制御メモ
リアドレスレジスタの内容が書き込み可能制御メモリの
アドレス領域であるときのみ上記制御メモリアドレスレ
ジスタの値を選択するマルチプレクサ、１８は上記書き
換え可能制御メモリの書き換え時のみ開（ＡＮＤ素子で
ある。

以上の様に構成されたロード回路の動作について以下説
明する。まず書き込み可能制御メモリ１１にマイクロプ
ログラム”ｉ−＋が格納されて、制御メモリアドレスレ
ジスタ１４によって上記マイクロプログラムＡｉ−＋が
実行されていたとする。

マイクロプログラムの実行は制御メモリアドレスレジス
タ１４の内容を加算器１６により＋１ずつ加算すること
により順次、次のアドレスの内容が読み出されて進行す
る。この時マルチプレクサ２０は加算器１６からのデー
タを選択する様設定５へ一７゛ され、またマルチプレクサ１７は制御メモリアドレスレ
ジスタ１４の側に選択されている。しかしながらマイク
ロプログラムの実行がマイクロプログラム’ｉ−４の最
終の命令まで実行された時すなわち図中に示されたアド
レスｅｉで実行されると次に実行されるべきマイクロプ
ログラムを新にロードする必要が生じる。そのため書き
込み可能制御メモリ１１上には、マイクロプログラムＡ
ｉ−＋の最終命令の次に、読み出し専用制御メモリ１゜
中に格納されているローダプログラムへのジャンプ命令
が書き込まれていなくてはならない。上記ジャンプ命令
の実行によシ読み出し専用制御メモリ上のローダプログ
ラムが起動する。ローダプログラムが起動することによ
ってマルチプレクサ１７はアドレスレジスタ１６の内容
を書き換え可能制御メモリ１１に供給する様になりロー
ダプログラムの具体的制御によりアドレスレジスタ１６
に書き換えるべき書き込み可能制御メモリ１１のアドレ
スがセットされ、バス１９の内容がＡＮＤ素子１８を通
過して書き込み可能制御メモリ１１６　へ−パ に書き込まれる。必要領域のみ上記ローダプログラムが
書き込み可能制御メモリを書き換えた後に最後にローダ
プログラムはジャンプ命令によシ書き換え可能制御メモ
リ１１の特定アドレス（図中ではＣ）にジャンプする。

この時マイクロプログラムＡｉ−、は引き続き実行され
るマイクロプログラムＡｉに変わっており、ロードが終
了したこととなる。

第３図は以上説明したマイクロプログラムのロードを主
記憶に置かれたマイクロプログラム本体より説明したも
のである。すなわち第３図ａは本来のマイクロプログラ
ム人の本体部分であシ、これが第２図の書き換え可能制
御メモリ１１にロードされ実行される。しかしながら上
記マイクロプログラム人が第２図書き換え可能制御メモ
リの記憶容量を越えた時は第３図で図示した様に人、。

・・・・・・Ａ１−１．　Ａｉと１個のマイクロプログ
ラム群に分割せざるを得ない。この場合第２図を使用し
て詳しく説明した様に単純にロードすることは出来ず必
らず各マイクロプログラムの終りには上記７　酪 ローダプログラムへのジャンプ命令を挿入しておく必要
がある。これを第３図すに示す。

発明が解決しようとする問題点 以上説明した様に上記の様な構成のマイクロプログラム
　　−−ローディング回路ではロードしようとするマイ
クロプログラムを必要な大きさに分割する時に本来不必
要なローダプログラムへのジャンプ命令を挿入しなけれ
ばならないというコンパイラ−上の問題点と、不必要な
ジャンプ命令による実行速度の低下という欠点を有して
いる。

問題点を解決するだめの手段 本発明は、書き込み可能メモリよりなる第一の制御メモ
リと、読み出し専用メモリよりなる第二の制御メモリと
、上記第一および第二の制御メモリのアドレスを示す制
御メモリアドレスレジスタと、上記第一の制御メモリに
外部のバスよりマイクロプログラムをローディングする
時の書き込みアドレスを格納しているアドレスレジスタ
と、上記第一および第二の制御メモリの出力を格納する
だめのマイクロ命令レジスタと、第一のエントリーアド
レスレジスタと、第二のエントリーアドレスレジスタと
、上記第一および第二のエントリーアドレスレジスタの
内容を、上記マイクロ命令レジスタの一部のフィールド
の値によって選択し、上記制御メモリアドレスレジスタ
に供給するためのマルチプレクサとを有することを特徴
とするマイクロプログラムローディング回路である。

作用 本発明は上記した構成によシ、第一および第二の制御メ
モリから読み出され、上記マイクロ命令レジスタに格納
されたマイクロ命令の特定のフィールドの内容に応じて
、上記マルチプレクサを制御することによって、上記第
一および第二の制御メモリに格納されている二つのプロ
グラムブロックの間のオーバヘッドなしの移行、すなわ
ち不用のブランチ命令の除去を可能としたものである０ 実施例 ９ヘーノ゛ 以下本発明の一実施例について図面を参照しながら説明
する。

第一図は本発明の一実施例におけるマイクロプログラム
ローディング回路の構成を示すものである０ 第一図において、１１は書き込み可能な第一の制御メモ
リ、１ｏは読み出し専用の第二の制御メモリ、１２は上
記第一および第二の制御メモリ１１．１０から読み出さ
れたマイクロ命令を格納するマイクロ命令レジスタ、１
３および３０はそれぞれマイクロ命令の特定フィールド
をデコードするためのデコーダ、１４は上記第一および
第二の制御メモリに対する読み出しアドレスを格納する
ための制御メモリアドレスレジスタ、１６は上記第一お
よび第二の制御メモリを順次読み出すために＋１した読
み出しアドレスを計算する加算器、１６は書き込み可能
な第一の制御メモリに新しいマイクロプログラムを書き
込む時の書き込みアドレスを格納するアドレスレジスタ
、１８は上記書き込み可能な第一の制御メモ１０ベーノ
゛ りの書き換え時のみ開きバス１９　より書き換えるべき
新しいマイクロ命令のデータを上記書き込み可能な第一
の制御メモリ１１に供給するためのＡＮＤ素子、１７は
上記第一の制御メモリ１１が書き込み状態でなく、上記
制御メモリアドレスレジスタ１４の内容が第一の制御メ
モリ側を示している時には上記制御メモリアドレスレジ
スタ１４の内容を選択し書き込み状態にある時には上記
アドレスレジスタ１５の内容を選択するマルチプレクサ
、１および２は上記第一および第二の制御メモリ中のプ
ログラムブロックのエントリーアドレスを格納しておく
レジスタ、４はマイクロ命令レジスタ１２の特定フィー
ルドすなわちフローコントロールフィールド（ＦＣで示
す）の内容で制御されるマルチプレクサである。

以上の様に構成されたマイクロプログラムローディング
回路について以下その動作について説明する。

まず第一および第二のエントリーアドレスレジ１１へ／
゛ スタ１，２には図には示されていない初期化機構によっ
てそれぞれ第一の制御メモリ中のマイクロプログラムの
プログラムブロックＡよ−、のエントリーアドレス“′
Ｃ”および第二の制御メモリ中のローダプログラムのプ
ログラムブロックのエントリーアドレス°′ａ”が格納
されているとする。また書き込み可能な第一の制御メモ
リ１１にはマイクロプログラムＡ１−１が格納されかつ
これが実行されていたと仮定する。この時マイクロ命令
レジスタ１２には制御メモリアドレスレジスタ１４で示
されるマイクロ命令が読み出されておりその時のＦＣフ
ィールドの値が第一の制御メモリ１１を順次読み出すこ
とを指示するコード、たとえば、−ｏ　ｏ　”であった
とするとその値は信号線２１によりマルチプレクサ４を
制御し加算器１６から＋１されたアドレス情報が選択さ
れ制御メモリアドレスレジスタ１４に供給される。マイ
クロプログラムＡよ−１が順次読み出されデコーダ１３
により各種制御信号が発生されて演算を実行してマイク
ロプログラムＡ、、、、、、が最終アドレス−ｄ”に到
達した時、そこから読み出されたマイクロ命令のＦＣフ
ィールドにマルチプレクサ４が第二のエントリーアドレ
スレジスタ２の内容を選択する様指示するコードたとえ
ばｏ１”が入っていると信号線２１によってマルチプレ
クサ４が制御され制御メモリアドレスレジスタ１４には
第二のエントリーアドレスレジスタ２の内容すなわち“
′ａ”が格納される。この制御によって書き込み可能な
第一の制御メモリ１１を読み出していた制御メモリアド
レスレジスタ１４は第二の制御メモリ１ｏ中のローダプ
ログラムをａ”番地から読み出す様に移行する。ローダ
プログラムに制御が移ってからのマイクロ命令のＦＣフ
ィールドには前述のコード”　ｏ　ｏ”が入っておシ、
順次制御メモリアドレスレジスタ１４の内容が＋１され
第二の制御メモリ１ｏからローダプログラムが読み出さ
れ、その実行によりアドレスレジスタ１６で示される書
き込み可能の第一の制御メモリ１１の記憶場所にバス１
９からＡＮＤ素子１８を通って新しいマイクロ命令が格
納される。ローダプログラムは図に１３　へ−７゛ は示されない公知の手段によりアドレスレジスタ１６の
値を更新しつつバス１９より順次マイクロ命令を格納す
る。この様にして新しいマイクロプログラムを格納し終
えると第一の制御メモリ１１のマイクロプログラムはＡ
ｉ−＋からＡｉに変わるので、ローダプログラムの役目
は終わり、マイクロプログラムＡｉの実行に移る。すな
わちローダプログラムの最後のアドレス°“ｂ”番地に
格納されているマイクロ命令が読み出されてマイクロ命
令レジスタ１２に格納されるとその時のフローコントロ
ールフィールド（ＦＣフィールド’）Ｋは第一のエント
リーアドレスレジスタ１の内容を制御メモリアドレスレ
ジスタ１４に格納することを指示するコードたとえば１
ｏ”が入っており、この制御によってローダプログラム
の最後の命令の次には直ちに書き込み可能な第一の制御
メモリ１１のエントリーアドレス゛Ｃ”に存在するマイ
クロ命令が実行される。

もしマイクロプログラムＡｉの次に更にマイクロプログ
ラムＡｌ＋１を読み込む必要があれば、そ１４ペ−ノ゛ の最後のアドレス＝＝ｄ″のマイクロ命令のＦＣフィー
ルドに上記の例においては′°ｏ１”を入れておけばよ
い。また反対に書き込み可能な第一の制御メモリ１１に
格納されているマイクロプログラムＡｉが、その処理だ
けで完結するならば、プログラムブロックの終了を示す
ＦＣフィールドのコードたとえば１１”を入れておけば
、マルチプレクサ４は図には示されないマツピングＰＬ
Ａからのアドレス情報線３を選択し、読み出し専用メモ
リの第二の制御メモリ１ｏの別の機能ブロックの実行を
開始する。

以上の様に本実施例によれば書き込み可能な第一の制御
メモリ１１中のマイクロプログラムの実行を終え更に別
のマイクロプログラムをロードして実行しようとすると
き単にマイクロ命令のＦＣフィールドに“ｏｌ”という
コードを書き込んでおけば、最後のマイクロ命令を実行
し終えて直ちにローダプログラムが起動される様になシ
、またローダプログラムの最後のマイクロ命令のＦＣフ
ィールドに１ｏ”というコードが書き込まれて１５　ハ
ーフ いればローダプログラムの実行終了後直ちにロードされ
た新しいマイクロプログラムの実行が開始されることが
可能となり第三図ａのマイクロプログラムへのジャンプ
命令の強制挿入が不用となり実行速度が向上する。

またコンパイラ−又はマイクロアセンブラによってマイ
クロプログラムのオブジェクトコードを生成した時、ジ
ャンプ命令など挿入することなくそのままのコードで書
き込み可能メモリ１１にローディングすることができる
。このときローディングプログラムの処理により最終の
マイクロ命令を書き込んだときＦＣフィールドに“’０
１°′と書き込んでおくと、コンパイラ−、マイクロア
センブラは、オブジェクトコードがどのように分割して
ローディングされるかについて何の考慮もせずに処理す
ることができ非常にプログラムの取り扱いが容易となる
。

発明の効果 以上の様に本発明は、エントリーアドレスレジスタとマ
ルチプレクサを備えマイクロ命令の一部のフィールドに
フローコントロールフィールトラ設け、そのフィールド
の内容に応じて上記マルチプレクサを制御してエントリ
ーアドレスレジスタの内容を選択的に制御メモリアドレ
スレジスタに格納することによって書き込み可能制御メ
モリの記憶容量を越えるマイクロプログラムの実行時に
ローダプログラム起動のだめのジャンプ命令を加える必
要をなくすことにより実行速度を向上させることかでき
その実用的効果は大なるものがある。

従来のマイクロプログラムローディング回路の構成因、
第得図は主記憶上に用意されたマイクロプログラムを書
き込み可能制御メモリに分割しロードする時にローダプ
ログラム起動用のジャンプ命令が必要であることの説明
図である。

１・・・・・・第一のエントリーアドレスレジスタ、２
・・・・・・第二のエントリーアドレスレジスタ、４・
・・・・・マルチプレクサ、１６・・・・・・アドレス
レジスタ、１８・・・・・・ＡＮＤ素子、１４・・・・
・・制御メモリアビレ１フフ＼−ノ スレジスタ、１２・・・・・・マイクロ命令レジスタ、
１１・・・・・・書き込み可能制御メモリ、１ｏ・・・
・・・読み出し専用制御メモリ。

代理人の氏名　弁理士　中　尾　敏　男　はが１名第１
図 第２図 しスＬジｘ　　　　　ｇｌ　４姐メモリトヌνジスタ　
　　　肩育呑 ７．５　　　　　　　　　　　　　／ｄ　　　　１６書
さ契り４可懇　　　　　′７ 警１布ｎメモリ ｌＩ　　　　ｅΣ二丁、　　　　　汀ン雫？す〜ニイ、
１０゜　　　　・′ら ７ｇ　　？／Ｍ７゜　ｌ？ ４　　しンヌク ／’？　　　　　　　　　　　　／３ ア 第３図 ＋　１　Ｌ−１

Claims (1)

【特許請求の範囲】
1. 書き込み可能制御メモリと、ローダプログラムの格納さ
   れた読み出し専用制御メモリと、上記書き込み可能制御
   メモリと読み出し専用制御メモリとから読み出されたフ
   ローコントロールフィールドをもつマイクロ命令を格納
   するマイクロ命令レジスタと、上記書き込み可能制御メ
   モリのエントリ−アドレスを格納しておく第一のエント
   リ−アドレスレジスタと、上記ローダプログラムのエン
   トリーアドレスを格納する第二のエントリーアドレスレ
   ジスタと、上記マイクロ命令レジスタのフローコントロ
   ールフィールドの内容に応じて上記第一および第二のエ
   ントリーアドレスレジスタの出力を選択するマルチプレ
   クサと、上記マルチプレクサの出力を入力とする制御メ
   モリアドレスレジスタと、上記ローダプログラムの制御
   の下で外部より新しいマイクロプログラムを格納するた
   めの手段とを備えたことを特徴とするマイクロプログラ
   ムローディング回路。