JPS63201788A - 画像デ−タ切り出し回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マスキング処理などの画像処理において、画
像データとマスクデータとの演算をするために、画像デ
ータからマスクデータと同じサイズの画素データを切り
出す画像データ切り出し回路に関する。

［発明の概要］ 本発明はマスキング処理などの画像処理のために、画像
データからＭ×Ｎ画素分を切り出す画像データ切り出し
回路において、 Ｎ＋１個以上の１ラインデータ記憶手段と、そのうちの
Ｎ個から同時に出力される画素データをライン順に整列
して切り出しデータを出力するシフト手段を備え、上記
Ｎ個の記憶手段が出力を行っている期間内に残りの記憶
手段が次ライン以降のデータを読み込んで、画素データ
の読み込みと切り出しを並行して行うことにより、 画像データの切り出しを高速に行うことができるように
したものである。

［従来の技術］ 濃淡画像の平均化や画像のエツジ検出などの画像処理で
は、マスキング処理が為される。このマスキング処理で
は、予め用意されたマスクデータと画像データとを演算
するために、画像データをマスクの大きさ、例えば３×
３画素分の大きさで順次切り出す画像データ切り出し回
路が必要である。

第３図、第４図は、画像データから３×３画素分を切り
出すための従来の画像データ切り出し回路である。

第３図の画像データ切り出し回路はｌライン分の画像デ
ータを記憶するシフトレジスタ１０１゜１０２．１０３
を３ライン分用意し、シフトレジスタ１０１のシフト出
力はシフトレジスタ１０２へ、シフトレジスタ１０２の
シフト出力はシフトレジスタ１０３へ入力できるように
構成される。

■ラインがＸ画素でありｙラインで構成される画像デー
タはフレームメモリ１０４等に格納されており、その１
画素は８ビツト等で構成されている。

シフトレジスタ１０１，１０２，１０３は、この１画素
分を読み出してクロックによりシフトして行き、シフト
レジスタ１０１，１０２，１０３が３ライン分のデータ
を記憶すると、１クロツクシフト毎に各シフト出力を取
り出し、３クロツクシフト毎に３×３画素分のマスキン
グ処理が行われる。このとき上記切り出しと同時にシフ
トレジスタ１０１に次ラインの画像データの読み込みが
行われ、以後画像データの切り出しと読み込みが同時に
継続されて行く。

第４図の画像データ切り出し回路は、ＲＡＭ（ランダム
アクセスメモリ）などからなるｌライン分の画像データ
メモリ１０５，１０６，１０７を３個と、各メモリから
読み出した画素データを記憶するレジスタ１０８，１０
９，１１０などで構成する。フレームメモリ１０４の画
像データは、まずメモリ１０５の各画素に対応した番地
へ１画素毎に順次書き込まれるが、その書き込みに先行
してその番地に先に記憶されている画素データをレジス
タ１０８に一時記憶し、同時にメモリ１０６の対応番地
へ書き込むために出力する。メモリ１０６においてもそ
の書き込みに先行してその番地に先に記憶されている画
素データをレジスタ１０９へ一時記憶し、同時にメモリ
１０７の対応番地へ書き込むために出力する。メモリ１
０７も同様にその書き込みに先行してその番地に先に記
憶されている画素データをレジスタ１１０へ一時記憶す
る。以上のようにして３ライン分の画像データが記憶さ
れた時点から、３回に亘り順番に読み出されたレジスタ
１０８，１０９，１１０の各データが３×３画素の切り
出しデータとなり、マスキング処理などに使用される。

切り出しを行っている間も、次ラインの画像データはメ
モリ＋０５に記憶されて行き、メモリ１０５の先のデー
タはメモリ１０６へ、メモリ１０６の先のデータはメモ
リ１０７へ移って行き、データの更新が継続される。

［発明が解決しようとする問題点］ シフトレジスタを用いる従来の画像データ切り出し回路
においては、画像データの切り出しと次ラインの画像デ
ータの読み込みとは同時に実行できるとは言え、一般に
シフトの速度が比較的遅いという問題点と、ＲＡＭのよ
うには高集積化した一４＝ 素子（現状では８ピツ）ｘ１２８段が最高）がなく、近
年増々高分解能が求められ、ている画像処理に対応する
にはハードウェアの物量が大きくなる問題点とを有して
いた。

一方、メモリを使用する従来の画像データ切り出し回路
においては、ＲＡＭのように高集積化され高速なメモリ
が使用可能になるとは言え、画像データの切り出し即ち
メモリのリードサイクルと、画像データの書き込みサイ
クルを同時に行うことができず、速度向上の点で改善の
予地があった。

本発明は上記問題点に鑑みて為されたものであり、画像
データの切り出しの高速化とハードウェア量の減少とを
同時に可能とする画像データ切り出し回路を提供するこ
とを目的とする。

［問題点を解決するための手段］ 上記目的を達成するための本発明の画像データ切り出し
回路の構成は、 画像データからＭ×Ｎ画素分を切り出す画像データ切り
出し回路において、 上記画像データの１ライン分データを読み込む記憶手段
をＮ＋１個以上−と、 上記記憶手段のうちのＮ個から同時に出力されたデータ
をライン順に整列して画素データとするシフト手段とを
備え、 上記Ｎ個の記憶手段が上記出力を順次行う期間内に残り
の記憶手段が次ライン以降のデータを読み込むことを特
徴とする。

［作用］ 本発明は、画像データを切り出しするライン数Ｎに対し
Ｎ＋１個以上の１ラインデータの記憶手段を設け、その
うちのＮ個の記憶手段から画像データの読み出しを行っ
ている間に、残りの記憶手段に次ライン以降の画像デー
タを書き込み、切り出しと書き込みとを同時に実行可能
とし、切り出しの高速化を図る。上記記憶手段からのデ
ータの取り出しはシフト動作を用いないので、高集積化
したＲＡＭなどの使用が可能である。上記書き込みによ
って書き込みされない記憶手段のライン順位は繰り」二
がって行くのでシフト手段により読み出しデータを整列
させる。

［実施例］ 以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は本発明の一実施例のブロック図である。

本実施例では３×３画素分の画像データを切り出す場合
を例にする。フレームメモリ１０４は、画像データを例
えば８ビツトで構成される画素単位で、１走査線上の画
素数Ｘ×走査線数（ライン数）ｙを１画面として記憶す
る。

高速のＲＡＭにより構成される４個のメモリ１゜２．３
．４は、本発明の記憶手段であり、切り出しを行うライ
ン数３より１個余分に４個設けられている。各メモリは
、■ライン画素数の画像データが記憶可能な記憶容量を
有している。これらのメモリＩ、２，３．４は囲路のメ
モリコントロール回路によって、ローデートされながら
使用される。即ち、最初にメモリ２，３．４が切り出し
に使用されると、同時にメモリ１には次ラインのデータ
が書き込まれ、次にメモリ１，３．４が切り出しに使用
されて、メモリ２には次ラインのデータが書き込まれる
。

上記したように各メモリがローテートして使用される結
果、次に切り出しに使用されるメモリのデータのライン
順位が繰り上がって行く。そこでシフト手段であるバレ
ルシフタ５を設けて１回毎に読み出されるデータの順位
をライン順に整列させる。上記例において最初はメモリ
２のデータをり、端子群へ、メモリ３のデータをり、端
子群へ、メモリ４のデータをＬ３端子群へ出力する。次
には、メモリー３のデータをり、端子群へ、メモリー４
のデータをり、端子群へ、メモリ１のデータをＬ３端子
群へ出力する。

上記構成により、３個のメモリからデータの切り出しを
行っている間に残りのメモリに次データを並行して書き
込むことができ、この切り出し回路による切り出しに要
する時間はメモリの読み出し時間とバレルシフタのシフ
ト時間との和になる。

通常バレルシフタのシフト時間はメモリ読み出し時間よ
り小さいので読み出しの高速化が達成される。もしこの
シフト時間を無視してさらに高速化を図りたい場合には
、バレルシフタ５の前段にパイプラインレジスタ６を設
けて、バレルシフタの処理を読み出しのサイクルタイム
以下の作業に分解し流れ作業的に処理するパイプライン
処理の技術を用いることによって行うようにすれば良い
。

本実施例のように切り出し回路にメモリを使用した場合
の他の利点としては、マスキングするウィンドウが任意
に切れることである。シフトレジスタを使用する従来例
では、そのウィンドウの設定がシフトレジスタの段数に
よって制約を受ける。

即ちシフトレジスタ素子が８ビット×１２８段であれば
Ｘ方向に対し１２８Ｘ２”の値でしかウィンドウを切る
ことができない。これに対して本実施例ではメモリのサ
イズまたはエリアは自在に設定できるから、ウィンドウ
は自在に設定できる。

第２図はさらに詳細な実施例を示すブロック図である。

本実施例では５×５画素分の画像データの切り出しを行
う。

データポジションコンバータ１０は、フレームメモリな
どから入力されるデータのビット位置をマスキング処理
に適合させるために移動するかしないかを識別ビットな
どから判定して処理する。

ｌライン分のデータを記憶するメモリ１，２，３゜４．
７．８は５ラインのデータを切り出すために１細糸分に
６個設けられている。各メモリはＩラインの画素数が５
１２個であり、１画素が８ビツト構成であれば、５１２
バイト×８ビツトの容量を備える。データポジションコ
ンバータ１０からのデータは、各メモリのデータ入力線
り。−Ｄ７に接続され、後記するメモリコントロール回
路によってリード／ライトが制御される。

バレルシフタ５ａ〜５ｈはデータのビット数に対応して
８回路設けられる。一つのバレルシフタには各メモリの
データ出力線の同一ビット線が接続される。例えば、バ
レルシフタ５ａの入力端子Ｄ　ｏ　”−Ｄ　ｓには、メ
モリｌのＱ。からメモリ８のＱ、までの６本が接続され
、バレルシフタ５ｈの入力端子り。−Ｄ、には、メモリ
ｌのＱ７からメモリ８のＱ７までの６本が接続される。

バレルシフタの出力はＱ。−Ｑ４まで使用され、各ビッ
ト毎にまとめられて切り出しデータのライン類のデータ
ＤＬ　Ｉ　Ａ−ＤＬ　８　Ａ、・・・、ＤＬＩＥ−ＤＬ
８Ｅが構成される。バレルシフタはり。−Ｄ５の入力が
回転シフトされてＱ。−Ｑ４に出力される機能を有して
おり、その回転シフト量は後記のメモリコントロール回
路からＳ。−８，端子に２進コードで入力される。

メモリコントロール回路は、カウンタ回路１１゜１２．
１３とデコーダ１４などから構成される。

カウンタ１１は、１ラインのカウンタで設定値ＣＰＥ０
の値分メモリ１〜４，７．８をリード／ライトする。リ
ードとはデータ切り出しのための読み出しであり、ライ
トとは画像データの記憶を行うための書き込みである。

各メモリのライトの指示はデコーダ１４から行われ、そ
れ以外はリード状態となる。上記カウンタ１１の計数は
メモリのり一ド／ライトザイクルに同期するクロックＣ
Ｐで行われ、カウンタ出力は各メモリのアドレス線に接
続される。カウンタ１２は１ラインのライトの終了信号
ＤＬＳＴを計数し５ラインのライトが終了したかを検出
し、検出するとキャリーフラグＣＹを発し、図示しない
フリップフロップがセットされて、カウンタ１３を介し
バレルシフタ５ａ〜５ｈの動作を有効にする。カウンタ
１３も、１ラインのライトの終了信号ＤＬＳＴを６進計
数し、そのカウント値をバレルシフタに対しては回転シ
フト量として入力するとともに、デコーダ１４に対して
は次ラインをライトすべきメモリの指定として人力する
。デコーダ１４は、カウンタ１３のカウント値をデコー
ドし、１個のメモリに対しＣＰに同期した所要のタイミ
ングでライトを指示する。

以上の構成によって最初の５ラインはメモリ１〜４．７
を順番にライトし、それ以降は５ラインが同時にリード
され、１ラインがそれと同時にライトされる。もし以上
の画像データの切り出し回路を汎用的に使用し、５×５
以下のマスキング処理を行う場合には、不要なマスクビ
ットをゼロに設定して行えば良い。

なお、本発明は、上記実施例に限定されるものではなく
、その主旨に沿って種々に応用され実施態様を取り得る
ものである。実施例においては、ライトを行うメモリと
して１細糸分に用意したが２個以上であっても良く、よ
り多様なマスキング処理に対応することが可能になる。

シフト手段は、データセレクタで構成しその選択処理に
よってデータのシフトを行っても良い。マスクの大きさ
も３Ｘ３，５Ｘ５画素に限らず、Ｍ×Ｎ画素に適用可能
である。

［発明の効果］ 以上の説明で明らかなように、本発明の画像データ切り
出し回路によれば、記憶手段として集積度の高いＲＡＭ
などが使用でき、またデータの切り出しくリード）と次
ラインデータの書き込み（ライト）が並行して実行でき
るので高速化が可能である。

【図面の簡単な説明】 第１図は本発明の一実施例のブロック図、第２図は他の
実施例のブロック図、第３図は従来技術の一例、第４図
は他の従来例である。 １．２，３，４，７．８・・・メモリ（記憶手段）、５
．５ａ〜５ｈ・・・バレルシフタ（シフト手段）。

Claims (1)

1. 【特許請求の範囲】 画像データからＭ×Ｎ画素分を切り出す画像データ切り
   出し回路において、 上記画像データの１ライン分データを読み込む記憶手段
   をＮ＋１個以上と、 上記記憶手段のうちのＮ個から同時に出力されたデータ
   をライン順に整列して画素データとするシフト手段とを
   備え、 上記Ｎ個の記憶手段が上記出力を順次行う期間内に残り
   の記憶手段が次ライン以降のデータを読み込むことを特
   徴とする画像データ切り出し回路。