JPS63201793A - ビデオ・アダプタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、コンピュータとラスタ走査形の画像表示（ビ
デオ・ディスプレイ）モニタとの間をインターフェース
するためのディスプレイ、アダプタの分野に関するもの
である。更に詳しくいえば、３一 本発明は従来の独立型の小形マイクロ及びミニ、システ
ムでは得ることのできない多くの機能を与えるディスプ
レイ・アダプタに関するものである。

更に、本発明はそのようなディスプレイ・アダプタで使
用するように独特に構成されたベクトル発生器及びその
関連の制御回路に関するものである。

パーソナル・コンピュータにおけるワークステーション
の速度及びファイル能力が増大するにつれて、高解像の
インテリジェント・ディスプレイ・アダプタに対する需
要も増大している。以前は専用のグラフィック・ディス
プレイ・ターミナルを持ったメインフレーム・コンピュ
ータに限定されていた大きいグラフィック・アプリケー
ションはそれらアダプタにおける増大した能力を使って
それらグラフィック・アプリケーションを独立型システ
ムに移植することができる。本発明は独立型ワークステ
ーションにおいてそのようなＭ雑なグラフィック・アプ
リケーションにより要求されるグラフィック機能及び性
能を与えるためにビデオ・ディスプレイ・アダプタに組
込み得る機能を開示する。

このような能力の増大したディスプレイ・アダプタは、
非常に広範囲のアプリケーションをカバーする高性能で
中位の価格のアダプタを提供し得るＩＢＭＰＣ／ＡＴ及
びよりＭＰＴ／ＰＣのような小形の独立型システムにと
って特に必要とされる。

独立型ビデオ・アダプタに対する主要な要件はホスト・
コンピュータによる最小の介入でもってベクトルを作る
能力である。ラスタ・ディスプレイにおけるベクトル作
成は１方向だけの作成において満足すべき結果を示す。

それは、通常フレーム・バッファの構成が水平軸だけに
沿った複数の画素に対する並列アクセスを可能にするた
めである。

このようなディスプレイでは、傾斜したベクトルは一般
に画素に関連して形成される。像又は表示が多数の傾斜
したベクトルを有する場合、それがＣＡＤ／ＣＡＭコン
ピュータ・グラフィックスの場合には、システム全体の
性能は大きく低下する。

性能を向上させるために、過去において種々の別の方法
が使われた。

最も簡単な方法は、２つの方向でフレーム・バッファに
並列アクセスを行うことである。それは高価であるが、
傾斜ベクトルを使う確率が水平及び垂直な線に比べて小
さい場合には有効な方法である。

次に、傾斜ベクトルは、望ましい軸に対するその傾斜が
小さい場合、水平方向の複数セグメン１−を含むことが
できる。その事実に基いて、ベクトル、セグメン１〜が
望ましい軸に平行かどうかに従って、フレーム・バッフ
ァは並列に又は画素に関連してアクセス可能である。も
う１つの方法は、セグメントを形成するために小形で高
速のキャッシュ・メモリを使用し、キャッシュ・データ
をフレーム・バッファにページ・モードでコピーするこ
とである。

ハードウェア設計の進歩は、ベクトル傾斜によっては、
軸に沿って位置していないメモリ、セルへの並列アクセ
スを行うためにフレーム・バッファ・アドレシングを修
正することを可能にしている。

上記の方法はすべて大きな欠点を持っている。

最初の２つは、例えばＣＡＤ／ＣＡＭシステムに対して
は、満足できる程性能を向上させるものではない。又、
作成時間はその作成自体の性質に依存し、幾何的な像変
換、特に実時間の回転、の場合には不便である。最後の
２つの方法は非常に複雑な追加のハードウェアを必要と
する。

現在のラスタ・ディスプレイ方式は、性能を向上させ且
つプログラミングを容易にするために組込みハードウェ
アを持っていることが多い。特に、＠繁に使用される３
つの最も一般的な特徴は次のものである。

・組込みｂｉｔ　−ｂｌｔアドレス制御制御機紐込みベ
クトル発生器 ・２軸の全点アドレス可能（ＡＰＡ）フレーム・バッフ
ァ 第１の特徴は区域コピー又は修正には非常に便利である
が、ベクトル作成性能を大きく向上させるものではない
。

組込みベクトル発生器は、ソフトウェア・コードを部分
的に不要することにより成る程度段には立つけれども、
ベクトル傾斜に無関係に同じ性能を示すことはできない
。

既知のＡＰＡ方式が使用される場合、その問題は更に複
雑となる。これはアドレス及びデータの複雑なハードウ
ェア操作を必要とするので、ベクトル作成性能を向上さ
せるためのハードウェアの修正は余りにも高価となるか
或いは実用可能なように達成することはできない。

Ｂ、従来の技術 米国特許第４５２９９７８号はラスタ走査形ディスプレ
イにおける文字（即ち、二次元マトリクス）の作成及び
変換に関するものである。その主要な概念は短いベクト
ル又はストロークの組合せとして文字を表わすことであ
る。従って、文字幅、傾斜等を修正するために、この特
許はフレーム・バッファにおける文字の位置及び形を表
わす、所謂″内部ストローグ″を計算する方法を開示し
ている。

この特許はラスタ走査形ディスプレイにおける高性能の
ベクトル作成に関するものではない。事実、新しく計算
された内部ストロークは、ストロークが水平である時を
除けば、画素ごとにフレーム、バッファ内に書き込まれ
る。この方法は、スクリーン上にテキストをタイプする
には十分であるけれども、ベクトル作成に関して良好な
性能をあたえるものではない。

この特許と対象的に、本発明は文字変換を伴なわない高
性能のベクトル作成に関するものである。

基本的には、それは、ベクトル作成に関して、本発明よ
りもずっと高い性能を示すものである。なぜならば、そ
れは、ベクトルの基点及び方向に関係なくいくつかの画
素を並列的に更新することを可能にするためである。

本発明は、この特許とは異なり、ストローク変換を行う
方法も示すものであり、ベクトル整列、傾斜及び方向の
制御のようなマトリクス変換のための並列方式に基くも
のである。これに対し、この特許はマトリクス素子の逐
次（画素毎の）変換を行うものであるが、それはマトリ
クス内にあるベクトルに属する画素に対してのみ行われ
る。明らかに、本願で開示されるベクトル変換はその特
許に示されたものよりもＮ倍も速い。但し、Ｎはマトリ
クスの最も長い線形寸法である。

米国特許第３６７５２３２号及び３９０６４８０号は文
字発生器方式を使ったイメージ発生を開示している。本
発明とは違って、それらはビット・マツプ・グラフィッ
クスとは関係ない。フレーム・バッファはベクトルのコ
ード即ち文字の形状を記憶する。文字発生器は水平方向
の走査と同期して文字コード及びビデオ・ライン数の関
数である文字又はベクトルの形を発生する。

特に、この方法は大きいフレーム・バッファを必要とし
ないが、その代りに文字発生器のための小形で高速のメ
モリを必要とする。従って、対象の大きさ及び複雑さは
かなり制限される。こりは、本発明が関連するビット・
マツプ・グラフィックスと比べてこの文字の発生器方式
は古いといわれる１つの大きな理由でおる。

米国特許第４５５５７７５号は、ラスタ・ディスプレイ
に対してマルチ・ウィンドウを実施するためのｂｉｔ　
−ｂｌｔグラフィックスを使うことを開示している。そ
れはベクトル作成とは関係ない。

Ｃ６発明が解決しようとする問題点 本発明の主たる目的は、全点アドレス可能なフレーム・
バッファにおいてＭ×Ｎ四辺形画素アレーをアクセス可
能なビデオ・アダプタで使用するための強化されたベク
トル発生器を提供することにある。

本発明の更にもう１つの目的は、ベクトル画素のＭ×Ｎ
アレー表示を同時に発生するベクトル発生器を提供する
ことにある。

本発明のもう１つの目的は、所望のベクトルを表わす所
望の画素パターンをＭ×Ｎ画素アレー内で発生するため
に新規な論理マトリクスを利用するベクトル発生器を提
供することにある。

本発明のもう１つの目的は、システムのハードウェア必
要条件を減らすようベクトル発生手順を容易にするため
のｂｉｔ　−ｂｌｔ回路のアドレシング機構を利用する
ベクトル発生器を提供することにある。

本発明のもう１つの目的は、アドレス更新の速度及びベ
クトル発生の速度がかなり強化されるようｂｉｔ　−ｂ
ｌｔアドレシング機構を修正することにある。

Ｄ１問題点を解決するための手段 本発明のベクトル発生器は、Ｍ×Ｎ画素アレーの非ワー
ド整列アクセスを同時にできる全点アドレス可能フレー
ム・バッファを使えるようになっており、接続されたデ
ィスプレイ・モニタのスクリーン領域全体におけるベク
トルの傾斜及び位置に関係なく高速のベクトル作成を行
いそしてそれは既知の方法よりも速い。ベクトルの形状
は高速のクロックの制御の下に計算されるが、短かいカ
ウンタだけしかこのクロックを使わない。従って、その
実施はＶＬＳＩの低速技術、例えばＣＭＯＳにおいて行
われる。通常のベクトル発生器ハードウェアのわずかな
部分だけが高速技法を必要するだけである。

ベクトル発生器は、接続されたモニタのスクリーンのＭ
×Ｎマトリクス内にあるＭ個のベクトル・ビットをフレ
ーム・バッファの１メモリ・サイクルで発生するために
使われる線の作成と共に三角形論理マトリクスを利用し
、そしてその発生されたマトリクスを使ってフレーム・
バッファのための直接マスクを制御し、それによってＭ
ビット・ベクトルが１つのメモリ・サイクルで記憶可能
になる。

Ｅ、実施例 本発明のベクトル発生器及びその関連の制御回路の詳細
な説明に先立って、本発明の特定の用途であるビデオ・
アダプタについて概説する。勿論、ここで開示されるビ
デオ・アダプタは説明のためだけであること及び本発明
が他のビデオ・アダプタにも使用可能であることは言う
までもない。

本発明が特定の用途を有するビデオ・ディスプレイ・ア
ダプタの全体的な機能ブロック図が第２図に示される。

このビデオ・ディスプレイ・アダプタは、多くの現用の
ディスプレイ・モニタ装置の１つ（例えば、ＩＢＭ５０
８１）を駆動し得る高解像度で中程度の機能のグラフィ
ック・ディスプレイ・アダプタとして示される。現在、
実現可能な形では、それは１０２４．　Ｘ　１０２４の
解像度を持ったそのようなモニタをサポートし、１画素
当り８ビツトのビデオ・データ情報を与える。その情報
はカラー・データ又はグレー・スケール・データの間に
分布可能な２５６種類の起り得る制御を行うものである
。

以下でそのアダプタの全体の機能を簡単に説明するが、
このようなアダプタの更に詳細な説明は米国特許出願第
１３８４２号に開示されている。

ビデオ・ディスプレイ・アダプタの主要な目的は、処理
能力が多少制限されたプロセッサ又はＣＰＵに接続され
るようになっている比較的安価なアダプタにおいて高度
のビデオ・ディスプレイ機能を与えることがあるが、更
に複雑なＣＰＵにおいて実行可能な機能もこのアダプタ
で与えられる。更に、それら機能はかなり本格的な且つ
単純化された命令セットによって実行可能である。

第２図に示されるように、このアダプタは次のような主
要構成要素より成る。デジタル信号プロセッサ１０はそ
のアダプタの各資源を管理するために使用され、そして
それはディスプレイ座標を変換し、他の多くのかなり複
雑な信号処理タスクを実行する。

命令及びデータ記憶装置１２は信号プロセッサ１０のた
めの追加のマイクロコードをロードされるＲＡＭである
。更に、記憶装置１２はデータＲＡＭとしても作用し、
信号プロセッサ１ｏとホスト・プロセッサとの間の主要
インターフェースを与える。それは信号プロセッサ１ｏ
のための主記憶装置という機能も果たす。

コマンドＰＩＦＯ１４はバス１６を介してディジタル信
号プロセッサ１０に逐次にコマンドを送るための入力バ
ッファとして作用し、ビデオ・ディスプレイ・アダプタ
をシステム・プロセッサ又はホスト・プロセッサに接続
する。

画素プロセッサ１８は、ディスプレイ・スクリーンの有
限な領域が操作される（ＢＩＴ−ＢＬＴ）のを可能にす
る線引きアドレス操作のような多くのディスプレイ・サ
ポート機能を実行するロジックを持っている。このディ
スプレイ・アダプタの多くの新規な点が画素プロセッサ
１８内にある。

フレーム・バッファ２０は適当なディジタル・アナログ
変換器を介してモニタに接続され、ビデオ・ランダム・
アクセス・メモリより成る。明らかなように、ここで開
示される構成は約ＩＫＸＩＫの画素解像度を有する。各
画素はモニタ上に表示されるべきビデオ・データの個々
の素子を表わし、それは８プレーンのフレーム・バッフ
ァに記憶し得る情報を持つことができる。即ち、それは
１画素当り８ビツトのデータがあることを意味する。更
に明らかなように、これら８ビツトはカラー・モニタの
赤、緑、青の間で分配されるか或いは白黒モニタでは単
に濃度のために分配される。

本発明の主題は画素プロセッサ１８の構成にあリ、後述
のようにビデオ・アダプタの動作をかなり高度にし得る
ベクトル発生に関連した多くの機能を与える。

本発明の目的は、スクリーン上のベクトル位置及び傾斜
に関係なく高速のベクトル作成を行う本機のベクトル発
生器によって達成される。その作成の性能は既知の方法
に比べてかなり高速である。

このベクトル発生器は、ｂｊｔ−ｂｌ、を制御をわずか
に修正してデータ・マスク操作のためのわずかな量のハ
ードウェアを追加するものである。それは、メモリ・ア
クセス・タイム及びサイクル・タイムのような同等のシ
ステム・タイミング条件の下では前述の方法よりも統計
的には速いベクトル作成性能を与える。更に、それはベ
クトルの傾斜及び両端の座標に関係なくスクリーン全体
において等しい作成速度を与え、現用のタスク・ディス
プレイのハードウェアをその性能の低下なしに十分に利
用するものである。

成る意味では、この方法はｂｉｔ　−ｂｌｔ書込み専用
モードにおける連続したメモリ・サイクルに類似するが
、データ・マスク及びベクトル作成のｂｉｔ−ｂｌｔ制
御パラメータによる操作を与える。

第１のベクトル発生器は多くの機能を遂行する。

これは等しい長さのベクトル・セグメントを計算し、メ
モリ・アクセスの間にその計算された各セグメントをマ
スクとして使用する。最終的には、それはｂｉｔ　−ｂ
ｌｔ制御パラメータを修正するために計算を行う。例え
ば、本発明の好ましい実施例では、フレーム・バッファ
への４Ｘ４画素スクエア・アクセスが使われる。

実施例の説明に先立って、定義、機能そして更に重要な
機能装置及び制御信号のフォーマットが以下に同じ基準
で示される。

貝員勿腹匪 ＤＩＲニ一方向、０＝原点から上向き、１＝原点から下
向き。

ＳＬ：傾斜、０＝４５°に等しいか又は小さい、１＝４
５°よりも大きい ＥＯＶ：ベクトルの終了。１＝最終の画素が発生されつ
つある。

Ｖ　　ＣＬＯＣＫ：ベクトル・クロック。フレーム・バ
ッファ・クロック速度の４倍 Ｖ　　ＭＯＤＥ：ベクトルが発生されつつあることを表
わしｂｉｔ　−ｂｉｔ動作ではないことを表わす単一ビ
ット。

Ｄ　　ＶＡＲ：判断変数。

Ｖ　　ＬＥＮＲ：ベクトル長レジスタ。ベクトルが発生
される時にカウント・ダウン し“１”はベクトルの終端に達し たことを意味する。

ＶＯＲ：ベクトル・オリエンテーション・レジスタ。

５ＣＮＴＲ：原制御レジスタ・ ＭＯＰＲ：メモリ動作レジスタ ＳＤ：判断変数の符号。−１＝上向き、Ｏ＝変化なし ＶＣＣ：電線電圧。必要な場合には論理″１”を与える
。

ＰＬ−ｐ３：ベクトル発生器クロック、サイクル・パル
ス ＝１９− ＬＤＢＩ：ベクトル作成動作の発生前にバスから適当な
ＬＤＢ２カウンタ（第１１図、 第１２図）にデータをロードする信号 ＤＣＮＴＲ：宛先制御装置 ＳＨ：Ｘ及びＹのアドレス制御において使用されるアド
レス増分パレス ベクトル発生器（第１図）は通常のベクトル発生器、例
えば、プレゼンハム（Ｂｒｅｓｅｎｈａｍ　）ベクトル
発生器、ベクトル・マトリクス、ベクトル・オリエンテ
ーション・ロジック、ベクトル・オリエンテーション・
レジスタＶＯＲ、ベクトル・モード・フリップフロップ
ＶＭＯＤＥを含むものである。適当なプレゼンハム・ベ
クトル発生器が１９８２年にアデイソン・ウニスリ出版
社が発行しｔ：Ｊ、Ｄ、フォツ、Ａ、パン・ダム著の「
対話式コンピュータ・グラフィックスの基礎 （Ｆｕｎｄａｍｅｎｄａｌｓ　　ｏｆ　　Ｉｎｔｅｒａ
ｃｔｉｖｅ　　ＣｏｍｐｕｔｅｒＧｒａｐｈｉｃｓ）　
ＩＩに開示されている。

プレゼンハム・ベクトル発生器は２つの出力ＥＯｖ及び
ＳＤを与えるＸ及びＹ偏向画素に関連して計算を行う。

信号ＥＯＶはベクトル長レジスタＶＬＥＮＲにおいてゼ
ロの数値、即ちベクトル作成の終了、を表わす。信号Ｓ
Ｄは判断変数の符号であり、ベクトルの始点から始まり
そしてその終点まで続く各画素に対して逐次に計算され
、従属の座標が増分されるべきかどうかを示す。１つの
加算器（図示されてない）と２つの一定パラメータを保
持する２つのレジスタＩＮＣＲＩＲ１ＩＮＣＲ２Ｒとが
あり、それらレジスタは前述の著者に開示された方法に
より計算されそしてプレゼンハム・ベクトル発生器にロ
ードされる。

プレゼンハム・ベクトル発生器は１つのメモリ・アクセ
ス中に４回ＥＯＶ及びＳＤを計算する。それは、メモリ
・アクセス・サイクルを形成するフレーム・バッファ・
クロックＦＢＣＬＫがプレゼンハム・ベクトル発生器の
ためのベクトル発生器クロックＶＣＬＫよりも４倍も遅
いためである。

従って、各メモリ更新サイクルは４つのＶＣＬＫ　　　
。

周期を要することになる。

判断変数、ベクトル長及び２つの追加バラメータＩＮＣ
ＲＩ及びｌＮＣＲ２は、ベクトルが第１オクタント（中
心角４５°）内で作られているかの如く、ホスト・プロ
セッサによって計算される。

そして、始点は始点座標Ｘｓｔを有し、それは終点座標
Ｘｅｎｄよりも小さい。これは、減算ＩＹｅｎｄ−Ｙｓ
ｔｌ及びＩ　Ｘｅｎｄ　−Ｘｓｔ　１の２つの絶対値の
最大値がＶＬＥＮＲレジスタに書込まれることを意味す
る。それは作成処理をいつも同じ水平方向に行わせる。

そこで、その計算されたパラメータは対応するレジスタ
にロードされる。そのベクトルの始点の実座標もフレー
ム・バッファ・アドレスにロードされる。

２つの制御ビット、即ちベクトル傾斜ＳＬ及び方向ＤＩ
Ｒは、開始座標がベクトルの始点にある場合、即ち第１
、第２、第７又は第８オクタント（その他のオクタント
は使用されない。なぜならば、いずれのベクトルも上記
のオクタントの類以外には属さないと考えられるためで
ある）に置かれる場合、そのベクトルが作成される実際
のオクタントを定義する。これは更に詳しく後述される
。

それら制御ピッ１へはホスト・プロセッサによって■○
Ｒレジスタにロードされ、第３Ａ図乃至第３Ｄ図に示さ
れるように可能なベクトル位置に対応している。方向及
び傾斜ビットが（Ｏ５０）である場合、ベクトルは第１
オクタントに位置づけられる（第３Ａ図）。方向及び傾
斜ビットが（Ｏｌｌ）である場合、ベクトルは第２オク
タントに位置づけられる。方向及び傾斜ビットが（１、
Ｏ）ならば、ベクトルは第８オクタントにありそして方
向及び傾斜ビットが（１，１）ならば、ベクトルは第７
オクタントにある。

ベクトル作成は、ＶＭＯＤＥフリップフロップがプレゼ
ンハム・ベクトル発生器ハードウェアに送られるＶＣＬ
Ｋを有効化した後に開始し、Ｅ○■信号がオンとなった
後に停止する。

第８図に示されるベクトル・マトリクスは、第１オクタ
ントにおける任意のベクトル形状を表わすことができる
中間レジスタである。第３Ａ図乃至第３Ｄ図かられかる
ように、その目的のためには９個のフリップフロップ・
レジスタが必要である。太線は第１オクタント・ベクト
ルにより使用可能なすべての画線の境界である。画素４
．８．９．１２．１３及び１４は使用されず、画素０は
いつも使用されるので特別に記憶される必要はない。

従って、ベクトル・マトリクスは３つの独立レジスタ、
画素１及び５を表わす２ビツト・レジスタ、画素２．６
．１０を表わす３ビツト・レジスタ及び画素３．７．１
１．１５を記憶する４ビツト・レジスタより成る。

４画素ベクトル・セグメン１−の作成は３つのＶＣＬＫ
サイクル（ＰＬ、Ｐ２、Ｐ３）を利用する。

第１サイクルにおいて、画素番号０を表わす論理“１”
がＳＤ倍信号従ってフリップフロップ１（ＦＦＩ）又は
５　（ＦＦ５）に書込まれる。ＳＤ倍信号Ｏ”に等しい
場合、即ち、判断変数が正で且つＹ座標が増分されない
場合、フリップフロップ１がセットされそしてフリップ
フロップ５がリセットされる。ＳＤ倍信号１１１”であ
る場合、即ち、判断変数が負で且つＹ座標が増分される
べき場合、フリップフロップ１及び５は反対の値をとる
。

第２サイクルでは、ＳＤ倍信号ゼロに等しい場合、フリ
ップフロップ１及び５におけるデータはフリップフロッ
プ２及び６へ直接に転送され、フリップフロップ１０は
リセットされる。ＳＤ倍信号〃１〃に等しい場合、フリ
ップフロップ１及び５におけるデータはそれぞれフリッ
プフロップ６及び１０にシフトされ、フリップフロップ
２はリセットされる。換言すれば、第２レジスタにおけ
るデータは、ＳＤ倍信号従ってシフトされたり又はシフ
トなしに、第２レジスタにロードされる。

第３サイクルでは、フリップフロップ２．６．１０にお
けるデータがフリップフロップ３．７．１１．１５の第
３レジスタにシフトして又はシフトなしで転送される。

従って、第３ＶＣＬＫサイクルの終了によって、ｉｔ　
Ｉ　Ｉ＋状態にセットされるベクトル・マトリクスによ
りベクトル・セグメントが表わされる。

ＳＬ及びＤＩＲ制御ビット値に基いて、第９図に示され
た結合ベクトル・オリエンテーション・ロジックは、第
１オクタントに関しては無変換（第３Ａ図）、転位変換
動作Ｔを使った第２オクタントへの変換（第３Ｂ図）、
第８オクタントへの鏡像変換動作Ｍ（第３Ｃ図）、又は
動作Ｍ及びＴの結合ＭＴ　（第３Ｄ図）による第７オク
タントへの変換、を与える変換動作を行う。ベクトル・
オリエンテーション・ロジックの入力及び出力コードは
第１図に示された２つの小さい４×４マトリクスであり
１ＭＴ変換により第８オクタントに位置づけられたベク
トルを表わす。

第３Ａ図乃至第３Ｄ図において、″変換前及び後のビッ
ト・マツプ″と示された欄では１図示の４×４マトリク
スにおけるビット・ロケーションはそれらがベクトル・
オリエンテーション・ロジックから出る時のそれらのマ
ツピングを示すように表わされる。明らかなように、第
１図のベクトル・マトリクスビット（１，５，２，６，
１０，３，７，１１，１５）は第３Ａ図乃至第３Ｄ図の
番号のついたビットを表わし、ベクトル・マトリクスの
フリップフロップはそれらが発生される時にバイナリ・
ベクトル表示を記憶する。即ち、第３Ａ図の例では、ビ
ットＯ１１，６，７がｉｔ　１　）１にセットされる。

ＯビットはいつもＩＩ　１１ｊにセットされるものと考
えられ、それはベクトル・オリエンテーション・ロジッ
ク内の内部配線によって達せられる。

明らかなように、４５°ベクトル、水平ベクトル及び垂
直ベクトルを含むすべての可能なベクトルがこのように
ベクトル・ロジック、マトリクスにおいて適当なビット
を付勢すること及びベクトル、オリエンテーション、ロ
ジックにおいて適当な変換を行うことによって作成され
る。従って、正傾斜４５°ベクトルに対しては、ＤＩＲ
及びＳＬ値（０，０）の時にビット０．５．１０．１５
が１”にセットされる。負の傾斜、例えば第１図のベク
トル変換、に対しては、同じビットが活動状態となるが
、ＤＩＲ及びＳＬビットが（１，１）となる。

しかし、ベクトル・オリエンテーション・ロジツクの出
力はＡＰＡフレーム・バッファに対する書込可能化マス
クとしては使用できない。なぜならば、Ｘアドレス座標
ＸＡＤ＜１・・・Ｏ〉及びＹアドレス座標ＹＡＤ＜１・
・・０〉の下位２ビツトに従ってＸ軸及びＹ軸に関して
２回シフトされなければならないためである。この動作
は第４図に示される書込みマスク発生器によって行われ
る。勿論、Ｘ及びＹの下位桁アドレス座標がゼロである
場合、フレーム、バッファにおけるアレー・アクセスが
正確にワード境界に沿っている場合のように、シフトは
ない。

ＡＰＡフレーム、バッファのための書込みマスクは直接
マスク・レジスタ（ＤＭＲ）とよばれるレジスタとＡＰ
Ａデータ整列装置とを含んでいる。

ＡＰＡフレーム、バッファのための直接マスク、レジス
タ（ＤＭＲ）は米国特許出願第１３８４３号にも示され
ている。ＡＰＡデータ整列装置は、１９８２年に米国の
カーネギ−・メロン大学コンピュータ科学部発行の技術
報告書の”　８　Ｘ　８デイスプレイ（Ｔｈｅ　　８　
Ｘ　８　　Ｄｊｓｐｌａｙ）”においてＲ０Ｆ、スプロ
ール、１．Ｅ、サザーランド、Ａ、トンプソン、Ｓ、グ
プタ、Ｃ，ミンクにより開示されているようなものであ
る。この装置は、マスク・データと整列しており、前記
米国特許出願第１３８４３号に示されたような既知の技
法に従って８個の４ビツト・バレル・シフタから構成さ
れる。

本願で開示された例は、ベクトル・マスク・レジスタ（
ＶＭＲ）とベクトル作成又は通常のｂｉｔ　−ｂｉｔ動
作が行われるかどうかに従ってＶＭＲ及びＤＭＲデータ
を切換えるためのマルチプレクサ（ＭＵＸ）とを加える
というわずかな修正を必要とするだけである。

ベクトル・オリエンテーション・ロジックＶＭ＜０・・
・１５〉の出力は特定のメモリ更新サイクルＶ　　　　
′ＣＬＫ周期（パレスＰＬ）における第４（及び最終ク
ロック期間の終了時にベクトル・マスク・レジスタＶＭ
Ｒにロードされる。２位置シフトの例は第４図における
２つの４×４画素マトリクスによって示されており、そ
れは整列前で且つ水平及び垂直方向の２ビツト・シフ１
〜後のベクトル・セグメン１〜を表わす。

次のメモリ・サイクルのためにフレーム・バッファ・ア
ドレスを更新させるために、ｂｉｔ　−ｂｌｔアドレス
制御レジスタのデータは各メモリ・サイクルの終了時に
変更されなければならない。ＳＤ、ＤＩＲ，ＳＬ信号は
ｂｉｔ　−ｂｌｔ制御データ修正を定義する。

ベクトル傾斜に従って、Ｘ座標又はＹ座標の１つが独立
した座標のように扱われる。これは、フレーム、バッフ
ァ更新サイクル中にアクセスされる４×４アレーの独立
した座標は各メモリ・サイクルの終了時に４だけ増分さ
れるべきことを意味する。換言すれば、信号５Ｌ＝Ｏの
場合、即ち、ＩＸｅｕｄ−Ｘｓｔｌ＞ＩＹｅｕｄ−Ｙｓ
ｔｌの場合、又は独立した変数であり、逆に信号５Ｌ＝
１の場合、即ち、Ｉ　Ｙｅｎｄ−Ｙｓｔｌ＞Ｉ　Ｘｅｕ
ｄ−Ｘｓｔｌの場合、Ｙは独立した変数である。

方向はＹ座標が増分されるべきか減分されるべきかを定
義する。Ｘ座標はいつも増分されるが、これを行う方法
は実施上の問題である。そうでない場合は、当業者にと
って明らかなように、それはいつも減分されることにな
る。これは、ベクトルが左から右に作られるだけである
ことを意味する。如何ベクトルも作成可能なので、事実
上これは欠点とはならない。ベクトルが消去されるべき
場合、それは実際には背景と同じカラーを使って再作成
されることになるので、このような作成方法を利用する
ことは頻繁に必要となる。反対方向にベクトルを消去す
る試みが行われた場合、すべての点が消去される保証は
ない。

ベクトル・セグメントの作成中に判断変数ＳＤの符号が
負である場合の数値は従属の座標がフレーム・バッファ
更新サイクルの終了時に更新されるべき方法を示す。

クロック源としてＶ　ＣＬ　Ｋを使い且つ計数可能信号
としてＳＤ倍信号使う３ビツト・カウンタ（第１２図の
ｖＣＮＴ）は第４ＶＣＬＫ期間の終了時にこのような数
値を与える。このカウンタのデータは、第１０図、第１
１図及び第１２図に示されるように、ｂｉｔ−ｂｌｔ制
御レジスタに加算され又は減算されて座標修正を行う。

残念ながら、書込みマスクはまだ作動可能でないので、
第１メモリ更新サイクルはアイドルである。従って、ベ
クトル作成が開始する前にＶＭＲレジスタはクリアされ
てフレーム・バッファ更新を不能にしなければならない
。

第１メモリ更新サイクル中第Ｘ番目のアドレスは変更さ
れない。ベクトルの作成方向が負である場合にはＹアド
レスが４ずつ減分されなければならず（なぜならば、ベ
クトル・セグメントは始点座標の下で作られるためであ
る）、その方向が正である場合にはＹアドレスは変更さ
れない。第１メモリ更新サイクル中のアドレス、レジス
タの動作はベクトル作成設定手順の間にホスト、プロセ
ッサからｂｉｔ　−ｂｌｔ制御レジしタＳＸ、ＤＸ及び
ＳＹ、ＤＹへの必要なローディングによって行われる。

メモリ更新サイクルは、ＥＯＶが真となるまで、即ち、
ベクトルの終端に到達するまで続く。それは第２図に示
されたＡＮＤゲートを介してプレゼンハム、ベクトル発
生器へのＶＣＬＫクロック、パルスを無効にする。ＥＯ
Ｖ信号がフレーム、バッファ更新サイクルの途中で真と
なる場合、通常は次に更新されるベクトル・マトリクス
・レジスタがクリアされる。そこで最後の更新サイクル
が生ずる。従って、ベクトル発生器は開示された４×４
アレーでは４画素の１ベクトル・セグメントを作るが、
それは１画素の精度で停止する。

本願のベクトル発生器の性能はフレーム・バッファ・メ
モリ更新サイクルをスクエア（四辺形）アクセス・アレ
ーの寸法（−辺の画素数）で割ったものとして定義され
る。例えば、メモリ・サイクルが２００ナノ秒であって
アクセスが８×８のスクエアである場合、作成性能は任
意の方向で１画素当り２５ナノ秒である。

勿論、ホスト・プロセッサによる制御及びアドレス・レ
ジスタのローディングと関連したオーバヘッド（即ち、
間接的時間）があるが、そのオーバヘッドは通常のベク
トル発生器を使ってベクトルが画素で作られる場合と同
じである。第１フイドル・メモリ・サイクルは、特に長
いベクトルでは、性能計算において無視されることがあ
る。

次に、前記米国特許出願第１３８４３号で開示されたフ
レーム・バッファを備えたビデオ・アダプタにおける本
願のベクトル発生器の使用を説明する。

そのフレーム・バッファの容量は本願のベクトル発生器
を利用するのに不十分なものではないが、好敵な例とし
ては４Ｘ４スクエア・アクセスを持ったフレーム・バッ
ファを必要とする。最小数のメモリ、チップと実用的な
イメージ解像度でもってそのようなアレー・アクセスを
行う最も簡単な方法がＩＫＸＩＫの大きさのフレーム・
バッファ（第５図）によって保証されることに注意すべ
きである。第５図は１フレーム・バッファ・サイクルに
おいてアクセスされた１６個の画素を識別するために利
用される番号付けを示している。各画素は前記米国特許
出願からも明らかなように相異なるチップに置かれる。

このようなフレーム・バッファは１ビツト・プレーン当
り１６個の６４にビット・メモリ・チップを必要とする
（第６図）。プレーン数又は画素当りのビット数は厳密
なものではない（１画素当り８ビツト又は１２８チツプ
が示される）。又、１６個の画素すべてが１サイクルで
更新される必要はなく　（一般に、ベクトルのカラー又
は濃度は一定である）、データＩ／○は少なくとも１つ
の方向、例えば垂直方向、に連結可能である。

すべてのチップは共通の制御を持っている。同じ画素の
すべてのプレーンの更新は第６図において傾斜したベク
トルにより示された１６個の別個の書込み有効化信号（
ＷＥＯｌ・・・、ＷＥ　１５）によって制御される。書
込み有効化信号のパターンは書込みマスク、レジスタに
よって制御され、フレーム・バッファ制御ハードウェア
内に含まれる。

フレーム・バッファ更新を制御するハードウェアが第７
図に示され、それは制御装置、メモリ動作レジスタ（Ｍ
　ＯＰ　Ｒ）　、ｂｉｔ−ｂｌｔ制御ブロック、ベクト
ル発生器、マスク発生器、フレーム・バッファ（Ｆ　Ｂ
）ストローブ発生器より成る。

制御装置はアドレス・レジスタ及び制御レジスタのロー
ディングにおいてホスト・プロセッサを補助する。フレ
ーム・バッファ・ストローブ発生器は同期パルスＰ、フ
レーム・バッファ列アドレス・ストローブ（ＲＡＳ）及
び行アドレス・ストローブ（ＣＡＳ）、書込み有効化信
号ＷＥを与える。マスク発生器は書込みマスクを与え、
それをＷＥ倍信号印加してフレーム・バッファ書込み信
号（ＷＥＯｌ・・・ＷＥ　１５）を発生する。ｂｉｔ　
−ｂｌｔ制御ブロックはアドレスをフレロム・バッファ
に供給するもので、各メモリ・サイクルの終了時に　Ｘ
又はＹアドレスの一方又は両方を増分又は減分する。ベ
クトル発生器は必要に応じて書込みマスク及びｂｉｔ　
−ｂｌｔ制御パラメータを修正する。Ｍ○ＰＲは、適当
なメモリ動作コード（例えば、書込み、読取り、等）を
ロードされると、連続したメモリ・サイクルを開始し、
周期パルスＰが必要な動作を開始させるのを可能にする
。

前記実施例に示されたベクトル発生器は３つの主要部分
、即ち通常のプレゼンハム・ベクトル発土器（このよう
なベクトル発生器は前述のように周知であるので更に説
明する必要はないであろう）、ベクトル・マトリクス及
びベクトル・オリエンテーション・ロジック、を含んで
いる。

第８図に示されるベクトル発生器は、前に説明したが、
９個のＤ形フリップフロップ及びＮＡＮＤ、ＡＮＤ、Ｎ
ＯＲゲートより成り、それらはデータを右及び上へ同時
にシフトするのを可能にする。信号ＳＤ及びＥＯＶは垂
直方向におけるデータ・シフトを制御する。ＳＤ倍信号
極性に従って、２つの線ＨＯＬＤ又はＵＰの１つが付勢
される。

ＥＯＶ信号は、付勢されると、両方の線を不活動にし、
上へのシフトを不能にする。パルスＰ１、Ｐ２、Ｐ３は
１つのフレーム・バッファ・メモリ・アクセス・サイク
ルにおけるＶＣＬＫの第１、第２、第３期間を表わし、
水平方向のデータ・シフトを制御する。出力Ｑ１、Ｑ５
等における論理ｔｔ　Ｉ　１１は書込み更新動作に対し
て対応する画素を有効にする。

第９図に示されるベクトル・オリエンテーション・ロジ
ックは４個の１６−４ビツト・マルチプレクサＭＵＸＩ
、・・・、ＭＵＸ４より成る。これらマルチプレクサへ
の入力はＤＩＲ及びＳＬ信号の制御の下に前述の変換を
行うようにベクトル・マトリクス回路の出力及び接地信
号に接続される。

マルチプレクサの出力はベクトル・マスクＶＭ○、・・
・、ＶＭ１５を表わす。Ｅ○■信号は、無効にされると
、ＶＭ○又はＶＨ１２も無効にする。それは、画素Ｏ（
方向が正である時）又は画素１２（方向が負である時）
がいつも有効化され、画素の１つがいつもベクトルの始
点として存在するのでベクトル・マＩ−リクスにおける
フリップフロップによって表わされないためである。

第１０図のｂｉｔ　−ｂｌｔアドレス制御ブロックは２
つの同じフレーム・バッファ・アドレス発生器、即ち水
平方向アドレス制御のためのＸＡＤＧＥＮ及び垂直方向
アドレス制御のためのＹＡＤＧＥＮを有する。各アドレ
ス発生器は１０ビツト・アドレスを発生し、そのうちの
下位の２ビツト（ビット１、Ｏ）はマスク整列のために
使用され、他の上位８ビツト（ビット９・・２）はメモ
リ・チップのアドレシングのために（ＲＡＳ及びＣＡＳ
ストローブ・タイミング制御の下にそれらを更に組合せ
て１つの８ビツト・アドレスにしだ後）使用される。

通常、ｂｉｔ　−ｂｌｔ動作はスクリーン上の属領域及
び宛先領域をアドレスするための少くとも２対のアドレ
ス・レジスタ、即ち原アドレス・レジスタｓｘ、ｓｙ及
び宛先アドレス・レジスタＤＸ、、ＤＹ、を必要とする
。いずれのメモリ・サイクルもＭＯＰＲレジスタから取
出された２つのＳ／Ｄ（原及び宛先）制御ビットによっ
て選択される１組のレジスタを使用する。それらビット
はマルチプレクサＸＭＵＸ及びＹＭＵＸを制御し、フレ
ーム・バッファ・サイクル（ＦＢＣＬＫ期間）の終了時
にそれら使用されたレジスタの内容の変更を可能にする
。

そのアドレス・レジスタは対応する制御ブロック５ＣＮ
ＴＲＸ、ＤＣＮＴＲＸ、５ＣＮＴＲＹ、ＤＣＮＴＲＹに
おけるデータに基いて増分、減分又は保留される。それ
ら制御ブロックにおけるすべてのアドレス及び制御レジ
スタはホスト・プロセッサによってもロードされる。

通常のｂｉｔ−ｂａｔ動作（クリア、コピー又は結合）
に対しては、それら制御ブロックは通常のものでよい。

しかし、本発明のベクトル発生器に対しては、１対の制
御ブロック、例えば５ＣＮＴＲブロツク、の修正が必要
である。

本発明が必要とするｂｉｔ　−ｂｌｔアドレス制御の例
が第１１図に示され、そこでは宛先Ｘアドレス制御ハー
ド・ウェアが示されている。それは、７ビツト・アップ
・ダウン・カウンタＣＮＴ、３ビツト・レジスタＲ１演
算論理装置ＡＬＵ、４ビツト制御レジスタＣＮＴＲを含
む。

カウンタ及びレジスタは第１０図のＤＸレジスタより成
る。カウンタは宛先Ｘアドレスの上位７ビツト（ビット
９・・・３）を与え、レジスタは下位３ビツト（２，１
、Ｏ）を与える。

ホスト・プロセッサのデータはロード・データ・バスＬ
ＤＢ１信号によってＤＡＴＡＢＵＳから力ウンタ及びレ
ジスタの両方に宛先アドレスをロードする。ＣＮＴＲレ
ジスタは対応するロート信号ＬＤＢ２によってＤＡＴＡ
ＢＵＳからロードされる。

クロックＦＢＣＬＫはバッファ更新サイクルの終了時に
Ｒ及びＣＮＴ装置の両方における内容の修正を行わせる
。それはカウンタＣＮＴをクロックし、ＡＬＵの出力を
レジスタＲにロードする。

信号りはサイクル修正の終了を可能にする。ＡＬＵの桁
上げピッ１へはカウンタの第１ビツトの切換えを制御す
る。従って、桁上げ及びＵ／Ｄ　（アップ・ダウン）信
号の極性に従って、カウンタは１だけ増分又は減分され
る。

ＡＬＵはＣＮＴＲレジスタの下位３ピッｌ−によって表
わされた数をレジスタＲの内容に加える又はその内容か
ら減する。ＣＮＴＲのビット３はＳＵＭの＋／−動作コ
ード入力及び対応するカウンタ動作（増分又は減分）、
を制御する。従って、ＤＸの内容はＯ乃至７の任意の数
（実用上は、４という制限で十分であるが、いずれにし
てもこれは３ビツト表示を必要とする）だけ増分又は減
分される。

原アドレス制御ハードウェアは、第１２図に示されるよ
うに、それがＡＰＡフレーム・バッファの多垂画素アレ
ー・アクセスにおいてベクトル作成を行う点で通常のｂ
ｉｔ　−ｂｌｔ制御装置とは異っている。それは２−１
マルチプレクサＭと３ビツト・カウンタＶＣＮＴを含む
。

通常のｂｉｔ　−ｂｉｔモードでは、原アドレス制御は
宛先アドレス制御を異ならない。しかし、ベクトル作成
中、モード信号ＶＭＯＤＥはマルチプレクサＭによって
ベクトル・オリエンテーション・レジスタＶＯＲ（第１
図）（７）ＤＩＲビットをＣＮＴのＵ／Ｄ制御入力及び
ＡＬＵの＋／−動作コード入力に接続する。ＣＮＴＲの
内容は、次のメモリ・サイクルの開始によるＳｘデータ
の変化に備えて、各メモリ更新サイクルの中間でＶＣＮ
Ｔから再ロードされる。

ＶＣＮＴはＶＣＬＫをクロックとして使用する。

データの計数はＳＨ倍信号よって可能にされる。

ＳＨ倍信号いつも活動的である（この５ＣＮＴＲの実施
例の場合、それは独立した座標を制御する）か又はベク
トル発生器からのＳＤ倍信号依存する。

第１０図は、ＶＯＲレジスタからのＳＬビットが２つの
マルチプレクサＭ１、Ｍ２の１つを付勢することによっ
てＳＤ倍信号５ＣＮＴＲＸブロツクのＳＨ大入力及びＶ
ＣＣ（無条件に有効化する信号）を５ＣＮＴＲＹに、又
はその反対に、接続する。

第１３図のベクトル作成タイミング図は４つの画素ベク
トル・セグメントの逐次作成中の原Ｘ座標制御のための
主要なレジスタの内容及びすべての必要な同期信号を示
す。

４つの独立したパルスＰ１、Ｐ２、Ｐ３、Ｐ４はＦＢＣ
ＬＫ及びＣＮＴＲＬＤシーケンスと同期してＶＣＬＫシ
ーケンスから取出される。ＦＢＣＬＫ及びＣＮＴＲＬＤ
は異った位相を持っている。

それらパルスの立上り端によってすべての作用が逐行さ
れる。

作成の開始前に、ベクトル始点画素座標ＡＤＩがＳＸア
ドレス・レジスタにロードされる。ｖＣＮＴ、ＣＮＴＲ
、ベクトル−７トリクス、ＶＭＲはすべてリセットされ
る。

第１フレーム・バッファ更新サイクル（ＦＢサイクル０
）中、ＡＰＡベクトル発生器はベクトルの第１セグメン
トの作成を開始し、ベクトル・マスクＭ１を準備させる
。ＶＣＮＴはＦＢサイクＪし２の間にＸ座標の増分を表
わす数値Ｃ２に対する変化を保持する。メモリ・ストロ
ーブＲＡＳ及びＣＡＳは、活動的であるけれども、フレ
ーム・ノくッファを更新させず、ＶＭＲの内容はゼロで
ある。

ＦＢサイクル２サイクルの始めで、ＳＸレジスタは、Ｃ
ＮＴＲデータがＦＢサイクルＯにおＬするＦＢＣＬＫの
立上り端でゼロであったため、ＡＤ○データを保持する
。ＣＮＴＬＤ／＜ルスはＣ２データをＶＣ：ＮＴからＣ
ＮＴＲに及びベクトル・マトリクス・データＭ１をＶＭ
Ｒレジスタレニロードする。従って、ＲＡＳ及びＣＡＳ
ストローブしま書込みマスクＭ１を使ってアドレスＤｌ
ｌこお％Ｎてフレーム・バッファの第１の実際の更新を
行わせる。

そして、そのサイクルの終了時に、アドレスＤ２がＣＮ
ＴＲレジスタにおれるＣ２データの制御の下にＳＸレジ
スタにおけるＡＤＩに取って代る。

残りのフレーム・バッファは、ベクトルの終了（ＥＯＶ
信号）が発生されるまで、同じである。

フレーム・バッファのリフレッシュ又はビデオのリフレ
ッシュが行われている場合、それはサイクル・スケール
に基いて行われる（リフレッシュ・サイクルは第１３図
に示されてない）。

原Ｙ座標も同じように制御される。唯一の相異は、作成
方向が負である場合にＣＮＴＲＹレジスタの下位３ビツ
トにおける設定データが４であって、Ｏであってはなら
ないことである。

【図面の簡単な説明】

第１図は本発明の原理を具体化したベクトル発生器の機
能的ブロック図、第２図は本発明の特定の用途であるビ
デオ・アダプタの高レベルの機能的ブロック図、第３Ａ
図乃至第３Ｄ図は単一のベクトル発生及び変換発生によ
り生じ得る４つの可能な傾斜したベクトルを示す図、第
４図は本発明を使用するに適した書込みマスク発生器の
機能的ブロック図、第５図は単一のメモリ・アクセス・
サイクルにおいて４×４画素アクセス・アレーを与える
本発明の使用に適した全点アドレス可能フレーム・バッ
ファを示す概略図、第６図はフレーム・バッファ・マス
ク機構を示す概略図、第７図は第１０図のｂｉｔ　−ｂ
ｌｔ制御ブロック、第１図のベクトル発生器、第４図の
マスク発生器がシステム内で構成される状態を示すフレ
ーム・バッファ制御ハードウェアの機能的ブロック図、
第８図はベタ１−ル発生回路の詳細な論理図、第９図は
ベクトル・オリエンテーション・ロジックのブロック図
、第１０図はｂｉｔ　−ｂｉｔアドレス制御ブロックの
機能的ブロック図、第１１図は宛先Ｘアドレス制御ブロ
ックの機能的ブロック図、第１２図は原Ｘアドレス制御
ブロックの機能的ブロック図、第１３図は代表的なベク
トル作成動作のタイミング図である。 −−＾　Ａ ＤＩＲ・ＯＳＬ・０ トＩＧ、４

Claims (2)

【特許請求の範囲】
1. （１）選択されたビデオ・データ処理を行う画素プロセ
   ッサ及び単一のメモリ・サイクルでＭ×Ｎのアレーに配
   列された画素をアクセスし得る全点アドレス可能フレー
   ム・バッファを含むビデオ・アダプタと、前記アダプタ
   をホスト・プロセッサに及び前記フレーム・バッファを
   ラスタ走査ディスプレイ・モニタに接続するバス手段と
   を含むベクトル表示装置において、 前記プロセッサ内に設けられ、前記フレーム・バッファ
   の１クロック・サイクル当りＭ個のベクトル・ビットを
   発生するベクトル発生器であって、前記ベクトル発生器
   は、 １つの特定のサイクルにおいて前記フレーム・バッファ
   のクロック速度のＭ倍のクロック速度を有するベクトル
   ・クロックと、 前記ホスト・プロセッサによってベクトル長と共に与え
   られるベクトル定義座標に従って前記ベクトル・クロッ
   クが１ベクトル当りＭ−１個までのパルスを発生する時
   に２進のＹ軸増分信号を発生する信号発生手段と、 前記信号発生手段の出力の関数として前記フレーム・バ
   ッファに記憶されるべきベクトルのビットを発生し且つ
   記憶するためのベクトル・マトリクスであって、単一の
   メモリ・サイクルで前記フレーム・バッファからアクセ
   ス可能なＭ×Ｎ画素アレーのうちの下部三角形マトリク
   スにおける画素と同じ数の記憶素子を有し、前記Ｍ×Ｎ
   画素アレーに表示可能な任意のベクトルが、無変換、転
   位変換、鏡像変換、鏡像変換及び転位変換の４つの可能
   なマトリクス変換演算子の関数として、前記画素アレー
   において発生されたベクトルによリ表わされるものと、 前記ベクトル・マトリクスの記憶素子からの第１の入力
   信号及び発生されるべきベクトルの傾斜及び方向を表わ
   す第２の入力信号を有し、実際のベクトル・マスクを発
   生するためのベクトル・オリエンテーション論理回路と
   、 より成ることを特徴とするベクトル表示装置。
2. （２）選択されたビデオ・データ処理を行う画素プロセ
   ッサ及び単一のメモリ・サイクルでＭ×Ｎのアレーに配
   列された画素をアクセスし得る全点アドレス可能フレー
   ム・バッファを含むビデオ・アダプタと、前記アダプタ
   をホスト・プロセッサに及び前記フレーム・バッファを
   ラスタ走査ディスプレイ・モニタに接続するバス手段と
   を含むベクトル表示装置において、 前記画素プロセッサは、 命令及びデータを処理するために前記ホスト・プロセッ
   サとインターフェースするためのアダプタ制御装置と、 前記フレーム・バッファの１クロック・サイクル当りＭ
   個のベクトル・ビットを発生するベクトル発生器と、 前記アダプタ制御装置及びベクトル発生器に接続され、
   前記フレーム・バッファにおけるベクトル発生動作又は
   連続したｂｉｔ−ｂｌｔアクセス動作のためのアドレス
   を選択的に発生し且つ記憶するアドレス手段を有するｂ
   ｉｔ−ｂｌｔ制御装置と、前記ベクトル発生器からのベ
   クトル・データ及び前記ｂｉｔ−ｂｌｔ制御装置からの
   アドレス・データからＭ×Ｎ画素マスク・アレーを発生
   するためのマスク発生装置と、 フレーム・バッファ・クロック、フレーム・バッファ書
   込み有効化パルス及び前記フレーム・バッファにおける
   Ｎ列アドレス・ストローブ線及びＭ行アドレス・ストロ
   ーブ線を逐次に付勢するための列及び行アドレス・スト
   ローブを発生するためのタイミング回路を含むフレーム
   ・バッファ・ストローブ発生装置と、 より成ることを特徴とするベクトル表示装置。