JPS63202058A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63202058A JPS63202058A JP62034797A JP3479787A JPS63202058A JP S63202058 A JPS63202058 A JP S63202058A JP 62034797 A JP62034797 A JP 62034797A JP 3479787 A JP3479787 A JP 3479787A JP S63202058 A JPS63202058 A JP S63202058A
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- capacitor
- gate electrode
- electrode
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- 230000015654 memory Effects 0.000 claims abstract description 36
- 239000003990 capacitor Substances 0.000 claims abstract description 34
- 238000012546 transfer Methods 0.000 claims abstract description 25
- 238000009792 diffusion process Methods 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 10
- 238000009825 accumulation Methods 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 abstract description 10
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の構造に関し、特に半導体基板内
に溝を形成し、その溝を容量部として利用する半導体装
置の溝周辺の構造に関するものである。
に溝を形成し、その溝を容量部として利用する半導体装
置の溝周辺の構造に関するものである。
近年、半導体装置の高密度化、高速度化が要求され、そ
れらを実現する為に、平面的にパターン寸法の縮少を行
りて微細パターンを形成するばかシでなく半導体基板内
部までも立体的に使う縦型構造を利用して高集積化を計
っている。特にＭＯ８型ダイナミックメモリー等では、
高集積化が進むにつれて、パターン寸法の設計基準も１
μｍ（ミクロン）前後と超微細パターンになってきてい
る。
れらを実現する為に、平面的にパターン寸法の縮少を行
りて微細パターンを形成するばかシでなく半導体基板内
部までも立体的に使う縦型構造を利用して高集積化を計
っている。特にＭＯ８型ダイナミックメモリー等では、
高集積化が進むにつれて、パターン寸法の設計基準も１
μｍ（ミクロン）前後と超微細パターンになってきてい
る。
またメモリーの情報信号でおる電荷量を蓄える容量部も
より少い面積（平面的に）でより沢山の電荷量を蓄えら
れるように平面構造を用いた容量部から溝構造を用いて
立体的に容量部を形成している。
より少い面積（平面的に）でより沢山の電荷量を蓄えら
れるように平面構造を用いた容量部から溝構造を用いて
立体的に容量部を形成している。
従来技術で作成したＭＯ８型ダイナミックＲＡＭのメモ
リーセル構造について第５図を用いて説明する。半導体
基板１に通常のＲＩ Ｅ （１）アクティブイオンエツ
チング）技術を用いて溝４を堀った後、絶縁物７と容量
電極６を形成し、ダイナミックメモリーの情報信号であ
る電荷量を溝構造内に蓄える容量部を形成している。第
５図において８は溝容量部への情報信号の書き込み、読
み出しを制御するトランスファーゲートであシ、５はト
ランス７アゲート電極のソースもしくはドレインとなる
拡散層で微細化に伴い、非常に浅い拡散層を形成する必
要があるので、通常、イオン注入法により、メモリーセ
ル以外の周辺回路のトランジスタのソース・ドレインを
形成する際に同時に形成している。
リーセル構造について第５図を用いて説明する。半導体
基板１に通常のＲＩ Ｅ （１）アクティブイオンエツ
チング）技術を用いて溝４を堀った後、絶縁物７と容量
電極６を形成し、ダイナミックメモリーの情報信号であ
る電荷量を溝構造内に蓄える容量部を形成している。第
５図において８は溝容量部への情報信号の書き込み、読
み出しを制御するトランスファーゲートであシ、５はト
ランス７アゲート電極のソースもしくはドレインとなる
拡散層で微細化に伴い、非常に浅い拡散層を形成する必
要があるので、通常、イオン注入法により、メモリーセ
ル以外の周辺回路のトランジスタのソース・ドレインを
形成する際に同時に形成している。
以上述べたように従来技術で作成したＭＯＳｆｉダイナ
ミックＲ，ＡＭのメモリーセル構造は、溝容量部４．ト
ランスファーゲート電極８．ソースもしくはドレインと
なる高濃度の拡散層５からなっている。
ミックＲ，ＡＭのメモリーセル構造は、溝容量部４．ト
ランスファーゲート電極８．ソースもしくはドレインと
なる高濃度の拡散層５からなっている。
前述した従来の半導体装置の構造は第５図に示すように
、電荷を蓄える溝容量部とダイナミックメモリーの情報
信号である電荷の蓄積及び放出をコントロールするトラ
ンスファゲート電極との間に高濃度の拡散層５が存在す
るので、ダイナミック型メモリーのホールド特性が著し
く劣化するという欠点がある。この様子を示したのが第
３図である。第３図は、従来技術で製造したＭＯ８型ダ
イナミックメモリーにおいて、拡散層を形成するイオン
注入の注入量（ドーズ量）とダイナミックメモリーのデ
ータホールド時間の関係を調査したものである。第３図
からも解るように、拡散層の濃度（イオン注入のドーズ
量）が増加すると急激にホールド時間が短くなシ、通常
のソース、ドレインヲ形成スルドース量（ＩＱ１４個／
ｃｒ！Ｌ２〜１０１６個／ｃ！ＩＬ”）では、ダイナミ
ックメモリーのホールド時間としては実使用に耐え得な
いことを発見した。
、電荷を蓄える溝容量部とダイナミックメモリーの情報
信号である電荷の蓄積及び放出をコントロールするトラ
ンスファゲート電極との間に高濃度の拡散層５が存在す
るので、ダイナミック型メモリーのホールド特性が著し
く劣化するという欠点がある。この様子を示したのが第
３図である。第３図は、従来技術で製造したＭＯ８型ダ
イナミックメモリーにおいて、拡散層を形成するイオン
注入の注入量（ドーズ量）とダイナミックメモリーのデ
ータホールド時間の関係を調査したものである。第３図
からも解るように、拡散層の濃度（イオン注入のドーズ
量）が増加すると急激にホールド時間が短くなシ、通常
のソース、ドレインヲ形成スルドース量（ＩＱ１４個／
ｃｒ！Ｌ２〜１０１６個／ｃ！ＩＬ”）では、ダイナミ
ックメモリーのホールド時間としては実使用に耐え得な
いことを発見した。
以上述べたように、従来技術による半導体装置の構造で
は、ダイナミックメモリーのホールド時間が実使用に耐
えられないという致命的な欠陥があった。
は、ダイナミックメモリーのホールド時間が実使用に耐
えられないという致命的な欠陥があった。
本発明の構造によれば、溝容量部近傍に高濃度の拡散層
領域をもたないという、前述した従来のメモリーセル構
造と全く異る点において、独創的内容を有している。さ
らに従来技術による構造がダイナミックメモリのホール
ド特性を劣化させる原因を確認する為に、溝容量部と高
濃度拡散層との距離を変えてダイナミックメモリのホー
ルド特性を調査した。その結果溝容量部からの距離が離
れれば離れる程、ホールド特性が改善できることが解っ
た。その様子を第４図に示す。前述した拡散層濃度とホ
ールド特性の関係（第３図）及び溝容量部と拡散層の距
離とホールド特性（第４図）から、溝容量部近傍では情
報信号である電荷量を蓄積し、ホールドしている領域に
、高濃度の拡散層が存在すると首を形成したことによる
ストレスが高濃度拡散層のジャンクシ冒ン耐圧をリーキ
ーにし、ホールド特性を劣化させていると考えられる。
領域をもたないという、前述した従来のメモリーセル構
造と全く異る点において、独創的内容を有している。さ
らに従来技術による構造がダイナミックメモリのホール
ド特性を劣化させる原因を確認する為に、溝容量部と高
濃度拡散層との距離を変えてダイナミックメモリのホー
ルド特性を調査した。その結果溝容量部からの距離が離
れれば離れる程、ホールド特性が改善できることが解っ
た。その様子を第４図に示す。前述した拡散層濃度とホ
ールド特性の関係（第３図）及び溝容量部と拡散層の距
離とホールド特性（第４図）から、溝容量部近傍では情
報信号である電荷量を蓄積し、ホールドしている領域に
、高濃度の拡散層が存在すると首を形成したことによる
ストレスが高濃度拡散層のジャンクシ冒ン耐圧をリーキ
ーにし、ホールド特性を劣化させていると考えられる。
つまり、本発明は、従来技術の構造によるダイナミック
メモリーのホールド特性劣化の原因を京間し、ホールド
特性を改善できる従来技術とは異る構造を提供した点に
独創的内容があるといえる。
メモリーのホールド特性劣化の原因を京間し、ホールド
特性を改善できる従来技術とは異る構造を提供した点に
独創的内容があるといえる。
本発明の目的は、従来技術の構造を用いては、致命的な
欠陥であったダイナミックメモリのホールド特性を改善
することにあシ、その為に本発明では、溝容量部とトラ
ンスファーゲート電極との間に高濃度の拡散層が存在し
ない構造となっている。
欠陥であったダイナミックメモリのホールド特性を改善
することにあシ、その為に本発明では、溝容量部とトラ
ンスファーゲート電極との間に高濃度の拡散層が存在し
ない構造となっている。
前述したようにホールド特性を改善する為の手段として
は、一つけ溝容量近傍の拡散層の濃度を下げることにあ
シ、もう一つは、溝容量部から高濃度の拡散層を離すこ
とにある。しかしながら、後者の場合は、溝容量部から
拡散層までの距離を離すことによシ、メモリーセルサイ
ズの増加をもたらし、記憶容量の増大とともにチップサ
イズも増加し、製造歩留の低下、チップコストの高騰を
招くという不具合がある。一方、前者の場合、溝容量部
とトランスファゲート電極の間が反転層によって接続さ
れていれば、拡散層の濃度を下げることによって、情報
の書き込み、記憶読み出し等のメモリーセルの動作上に
整置は無い。従って、溝容量部近傍の拡散層の濃度を下
げることによシ、ダイナミックメモリのホールド特性の
改善を行うことが可能である。
は、一つけ溝容量近傍の拡散層の濃度を下げることにあ
シ、もう一つは、溝容量部から高濃度の拡散層を離すこ
とにある。しかしながら、後者の場合は、溝容量部から
拡散層までの距離を離すことによシ、メモリーセルサイ
ズの増加をもたらし、記憶容量の増大とともにチップサ
イズも増加し、製造歩留の低下、チップコストの高騰を
招くという不具合がある。一方、前者の場合、溝容量部
とトランスファゲート電極の間が反転層によって接続さ
れていれば、拡散層の濃度を下げることによって、情報
の書き込み、記憶読み出し等のメモリーセルの動作上に
整置は無い。従って、溝容量部近傍の拡散層の濃度を下
げることによシ、ダイナミックメモリのホールド特性の
改善を行うことが可能である。
次に本発明の実施例について図面を参照して説明する。
第１図は、本発明の実施例を示すメモリーセル構造の断
面図である。同図において、本発明のメモリーセル構造
は、半導体基板１の内に形成された溝容量部４と、溝容
量電極６と、情報消号の書き込み、読み出しを制御する
トランスファーゲート電極８と、溝容量絶縁物７と、眉
間絶縁物３と、フィールド酸化膜２と、拡散層５とを備
えている。
面図である。同図において、本発明のメモリーセル構造
は、半導体基板１の内に形成された溝容量部４と、溝容
量電極６と、情報消号の書き込み、読み出しを制御する
トランスファーゲート電極８と、溝容量絶縁物７と、眉
間絶縁物３と、フィールド酸化膜２と、拡散層５とを備
えている。
本実施例に示すように、溝容量電極６とトランスファー
ゲート電極とをオーバーラツプさせれば、トランスファ
ーゲートトランジスタの拡散層を形成するイオン注入工
程において、トランスファーゲート電極自身がイオン注
入のマスクとなり、溝容量部とトランスファーゲート電
極の間に高濃度の拡散層が形成されるのを防ぐことがで
きる。
ゲート電極とをオーバーラツプさせれば、トランスファ
ーゲートトランジスタの拡散層を形成するイオン注入工
程において、トランスファーゲート電極自身がイオン注
入のマスクとなり、溝容量部とトランスファーゲート電
極の間に高濃度の拡散層が形成されるのを防ぐことがで
きる。
第２図は、本発明の実施例２を示すメモリーセル構造の
断面図である。前述した実施例と同様に半導体基板１に
フィールド酸化膜２を形成した後半導体基板１内に溝容
量部４を形成し、ついで溝容量絶縁物７と、溝容量電極
６とを形成してから、トランスファーゲート電極８を通
常の几ＩＥ（リアクティブイオンエツチング）技術を用
いて形成する。この実施例では、トランスファーゲート
電極形成後、イオン注入のマスクとして使える物質（例
えば、酸化膜、窒化膜等）９をトランスファーゲート電
極８と、溝容量電極との間に埋置すれば、トランスファ
ーゲートトランジスタの拡散層を形成するイオン注入工
程において、溝容量部とトランスファーゲート電極との
間に高濃度の拡散層が形成されることを防ぐことができ
る。本実施例では、トランスファーゲート電極と溝容量
電極とのオーバーラツプが無いのでパターン形成上は、
非常に容易となる。
断面図である。前述した実施例と同様に半導体基板１に
フィールド酸化膜２を形成した後半導体基板１内に溝容
量部４を形成し、ついで溝容量絶縁物７と、溝容量電極
６とを形成してから、トランスファーゲート電極８を通
常の几ＩＥ（リアクティブイオンエツチング）技術を用
いて形成する。この実施例では、トランスファーゲート
電極形成後、イオン注入のマスクとして使える物質（例
えば、酸化膜、窒化膜等）９をトランスファーゲート電
極８と、溝容量電極との間に埋置すれば、トランスファ
ーゲートトランジスタの拡散層を形成するイオン注入工
程において、溝容量部とトランスファーゲート電極との
間に高濃度の拡散層が形成されることを防ぐことができ
る。本実施例では、トランスファーゲート電極と溝容量
電極とのオーバーラツプが無いのでパターン形成上は、
非常に容易となる。
以上説明したように、本発明の構造を用いることにより
、従来技術の構造では実施し得なかった溝容量を用いた
ダイナミックメモリのホールド特性を改善することがで
きた。従った、溝容量を用いたメモリーセルを利用する
ことができ、平面的なパターンの縮少化とあいまって半
導体基板内部まで立体的に使用することが可能となり、
２年で４倍という集積度の向上が要求されているメモリ
ーデバイスの実用化に大きく貢献できる。また、本発明
の実施例では、溝容量を用いたダイナミックメモリにつ
いて述べたが、溝構造を用いた他の微少な電気量を扱う
さまざまな半導体装置にも適用可能である。
、従来技術の構造では実施し得なかった溝容量を用いた
ダイナミックメモリのホールド特性を改善することがで
きた。従った、溝容量を用いたメモリーセルを利用する
ことができ、平面的なパターンの縮少化とあいまって半
導体基板内部まで立体的に使用することが可能となり、
２年で４倍という集積度の向上が要求されているメモリ
ーデバイスの実用化に大きく貢献できる。また、本発明
の実施例では、溝容量を用いたダイナミックメモリにつ
いて述べたが、溝構造を用いた他の微少な電気量を扱う
さまざまな半導体装置にも適用可能である。
第１図および第２図はそれぞれ本発明の実施例の構造を
説明するための断面図、第３図は本発明が解決しようと
している問題点の説明図でイオン注入のドーズ量とダイ
ナミックメモリのホールド時間の関係を示す図、第４図
は本発明の問題点を解決するための手段を調査した図で
、溝容量部と高濃度拡散層との距離とダイナミックメモ
リのホールド時間の関係を示す図、第５図は従来技術を
用いたダイナミックメモリのメモリセル構造を説明する
ための断面図である。 図において、１・・・・・・半導体基板、２・・・・・
・フィールド酸化膜、３・・・・・・層間絶縁物、４・
・・・・・溝容量部、５・・・・・・拡散層、６・・・
・・・溝容量電極、７・・・・・・溝容量絶縁物、８・
・・・・・トランスファーゲート電極、９・・・・・・
イオン注入マスク用物質。 躬／ 図 躬ど区 イオン在入ドー久゛量
説明するための断面図、第３図は本発明が解決しようと
している問題点の説明図でイオン注入のドーズ量とダイ
ナミックメモリのホールド時間の関係を示す図、第４図
は本発明の問題点を解決するための手段を調査した図で
、溝容量部と高濃度拡散層との距離とダイナミックメモ
リのホールド時間の関係を示す図、第５図は従来技術を
用いたダイナミックメモリのメモリセル構造を説明する
ための断面図である。 図において、１・・・・・・半導体基板、２・・・・・
・フィールド酸化膜、３・・・・・・層間絶縁物、４・
・・・・・溝容量部、５・・・・・・拡散層、６・・・
・・・溝容量電極、７・・・・・・溝容量絶縁物、８・
・・・・・トランスファーゲート電極、９・・・・・・
イオン注入マスク用物質。 躬／ 図 躬ど区 イオン在入ドー久゛量
Claims (2)
- （１）半導体基板内に溝を形成し、その溝周囲部分に電
荷を蓄積し容量として用いる半導体装置において、前記
溝容量部内の電荷の蓄積もしくは放出を制御する電極と
溝容量を形成する電極との間に高濃度の拡散層が存在し
ない構造となっていることを特徴とする半導体装置。 - （２）半導体基板内に溝を形成し、その溝周囲部分に電
荷を蓄積し、容量として用いているダイナミックメモリ
を有する半導体装置において、前記溝容量電極とトラン
スファーゲート電極とが立体的に接するか、もしくはオ
ーバーラップしている構造を有することを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034797A JPS63202058A (ja) | 1987-02-17 | 1987-02-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034797A JPS63202058A (ja) | 1987-02-17 | 1987-02-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63202058A true JPS63202058A (ja) | 1988-08-22 |
Family
ID=12424239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62034797A Pending JPS63202058A (ja) | 1987-02-17 | 1987-02-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63202058A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6112058A (ja) * | 1984-06-27 | 1986-01-20 | Nec Corp | 半導体装置 |
| JPS6122666A (ja) * | 1984-07-10 | 1986-01-31 | Nec Corp | Ｍｉｓ型半導体記憶装置 |
-
1987
- 1987-02-17 JP JP62034797A patent/JPS63202058A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6112058A (ja) * | 1984-06-27 | 1986-01-20 | Nec Corp | 半導体装置 |
| JPS6122666A (ja) * | 1984-07-10 | 1986-01-31 | Nec Corp | Ｍｉｓ型半導体記憶装置 |
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