JPS6112058A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS6112058A
JPS6112058A JP59132359A JP13235984A JPS6112058A JP S6112058 A JPS6112058 A JP S6112058A JP 59132359 A JP59132359 A JP 59132359A JP 13235984 A JP13235984 A JP 13235984A JP S6112058 A JPS6112058 A JP S6112058A
Authority
JP
Japan
Prior art keywords
capacitor
polycrystalline silicon
transistor
grooves
dynamic memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59132359A
Other languages
English (en)
Inventor
Katsunobu Yoshimura
吉村　克信
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP59132359A priority Critical patent/JPS6112058A/ja
Publication of JPS6112058A publication Critical patent/JPS6112058A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

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  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は半導体集積回路とくにダイナミックメモリーの
構造に関するものである。
（従来技術） ダイナミックメモリーは１年に２倍の割合で高集積化さ
れているがそのチップ面積扛はとんど変化していないと
いうのが現状である。したがって高集積化が進めば、そ
の信号量が減ってくるのは自明のことであり、最近はキ
ャパシタ一部の蓄積電荷量？かせぐ為に溝をはった構造
が開発されている。−ところが今使われている構造では
非常に深い溝をほらなければならず、ドライエッチによ
って長時間基板をたたくということで、トランジスター
特性に悪影響を与えることが懸念され、しかも深い溝を
ほろこと自体技術的に難しい為、改良が必要になってき
た。
（発明の目的） 本発明の目的は１トランジスター、１キャパシターのセ
ル構造を有するダイナミックメモリーで容易に蓄積電荷
葉上ふやし、しかもトランジスター特性に悪影響を与え
ないキャパシターの構造を提供するものである。
（発明の構成） 本発明は１トランジスター、１キャパシターのセル構造
を有するダイナミックメモリーの容量部において、複数
の浅い溝を有することを特徴とするものである。
（発明の効果） 本発明は１トランジスター、１キャパシターのセル構造
を有するダイナミックメモリーのトランジスター特性に
影響を与えず、しかも容易に蓄積電荷量？ふやすことが
できる〇 （実施例） 第１図がダイナミックメモリーのセルの回路でめす１が
ディジットライン、３がワードライン。
２がトランスファーのトランジスタ、４がキャパシター
である。この回路ｔシリコンチップ上に構成した場合、
従来技術では第２図のようになる。
１がトランスフアーゲー）ｋ作る多結晶シリコン。
３がキャパシターを作る多結晶シリコン、２が２つの多
結晶シリコンの間の絶縁膜、４がキャパシター大作る絶
縁膜、５がシリコン基板、６が溝であり、この構造では
溝を深くほることが必要であるＯ 第３図が本発明ｔ″実施た場合の図である０１がトラン
スファゲートを作る多結晶シリコン、３がキャパシター
を作る多結晶シリコン、２が２つの多結晶シリコンの間
の絶縁膜、４がキャパシターを作る絶縁膜、５がシリコ
ン基板、６が複数の浅い溝である。この構造では溝線浅
くてすむのである。
【図面の簡単な説明】
第１図はダイナミックメモリーのセル回路を示す回路図
である。 １、はディジット線、２Ｉａ、トランスファーのトラン
ジスター、３はワード線、４はキャパシター。 第２図はセル部分の従来の構造を示す断面図でめる０ １はトランスファゲートを作る多結晶シリコン間の絶縁
膜、３はキャパシターを作る多結晶シリコン、４はキャ
パシタ一部の絶縁膜、５はシリコン基板、６は深い溝。 第３図は本発明の実施例によるセル部分の構造を示す断
面図でるる。 １はトランスファゲートに作る多結晶シリコン、２はト
ランスファゲートとキャパシターの多結晶＼シリコン間
のＳ縁膜、３はキャパシターを作る多結晶シリコン、４
はキャパシタ一部の絶縁膜、５はシリコン基板、６は複
数の浅い溝。 第１図

Claims (1)

    【特許請求の範囲】
  1. 　１トランジスター、１キャパシターのセル構造を有す
    るダイナミックメモリーの容量部において、複数の浅い
    溝を有することを特徴とする半導体装置。
JP59132359A 1984-06-27 1984-06-27 半導体装置 Pending JPS6112058A (ja)

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JP59132359A JPS6112058A (ja) 1984-06-27 1984-06-27 半導体装置

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JPS6112058A true JPS6112058A (ja) 1986-01-20

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63202058A (ja) * 1987-02-17 1988-08-22 Nec Corp 半導体装置
US5327375A (en) * 1988-07-08 1994-07-05 Eliyahou Harari DRAM cell utilizing novel capacitor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63202058A (ja) * 1987-02-17 1988-08-22 Nec Corp 半導体装置
US5327375A (en) * 1988-07-08 1994-07-05 Eliyahou Harari DRAM cell utilizing novel capacitor

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